JPH0284722A - Formation of wiring - Google Patents
Formation of wiringInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積装置における配線形成方法に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for forming wiring in a semiconductor integrated device.
従来の技術
以下に従来の配線材料の形成方法について、アルミニュ
ウム（以下１と略す）配線を例にとって説明する。BACKGROUND OF THE INVENTION A conventional method for forming wiring materials will be described below, taking aluminum (hereinafter abbreviated as 1) wiring as an example.
第２〜６図はＡｅ配線の形成工程の一部を示すものであ
る。第２〜６図において、１はフォトレジスト、２１ｔ
Ａｆ！（７）蒸着膜、３は５ｉ０２層、４は保護膜であ
る。まず第２図のように、Ａｅ蒸着膜上にフォトレジス
トを塗布し、その後露光を行う。すると第３図のように
Ａｅを残したい領域だけフォトレジストが残る。次にド
ライエツチングを行うことによって、第４図のようにフ
ォトレジストが残っている部分を除いたＡｅは除去され
る。ついで、第５図のように、エツチングの後、フォト
レジストを除去し、第６図のように保護膜を蒸着する。2 to 6 show a part of the process of forming the Ae wiring. In Figures 2 to 6, 1 is photoresist, 21t
Af! (7) Deposited film, 3 is a 5i02 layer, and 4 is a protective film. First, as shown in FIG. 2, a photoresist is applied on the Ae deposited film, and then exposed. Then, as shown in FIG. 3, the photoresist remains only in the area where Ae is desired to be left. Next, by performing dry etching, the Ae is removed except for the portion where the photoresist remains, as shown in FIG. After etching, the photoresist is removed as shown in FIG. 5, and a protective film is deposited as shown in FIG.
以上がＡｅ配線の場合を例にとった、配線の形成方法で
ある。The above is a method for forming wiring, taking the case of Ae wiring as an example.
発明が解決しようとする課題
しかしながら、上記従来の方法では、ドライエツチング
の際、エツチャー（食刻ガス〉による侵食がフォトレジ
ストの配線材料にまで及んでしまい、その結果、配線材
料の断面が第３〜５図の点線に示すように逆テーパ状に
なってしまう。配線材料の断面がこのように逆テーパ状
になると、配線材料の上から蒸着させた保護膜が、逆テ
ーパの鋭角の部分で切やす（なってしまう。Problems to be Solved by the Invention However, in the above-mentioned conventional method, during dry etching, erosion by the etcher (etching gas) extends to the wiring material of the photoresist, and as a result, the cross section of the wiring material becomes a third layer. It becomes a reverse taper shape as shown by the dotted line in Figure 5. When the cross section of the wiring material becomes reverse taper shape like this, the protective film deposited on top of the wiring material is stuck at the acute angle part of the reverse taper. Cut (become)
本発明は、上記従来の問題点を解決するもので、断面が
逆テーパ状にならない、配線材料の形成方法を提供する
ことを目的とする。The present invention solves the above-mentioned conventional problems, and aims to provide a method for forming a wiring material in which the cross section does not become inversely tapered.
課題を解決するための手段
この目的を達成するために本発明の配線材料の形成方法
は、配線を形成する材料の配線形成領域上に設けられる
フォトレジスト膜が実際の配線領域以外の分離された領
域にも設けられる、という特徴を有している。Means for Solving the Problems In order to achieve this object, the wiring material forming method of the present invention is such that the photoresist film provided on the wiring forming area of the wiring forming material is separated from the actual wiring area. It has the feature that it can also be provided in areas.
作用
この方法によって、露光後の配線材料上のレジスト面積
が太き（なり、ドライエツチングによって配線材料と共
に削られたフォトレジスト内のカーボン原子の濃度が大
きくなる。その結果、エツチング面におけるカーボン原
子の付着が多くなり、エツチングが抑制される。またト
ータルのエツチング時間もエツチング部分が少ないため
、実施前に比して短くなりエツチングを制御しやすくま
たオーバーエッチ量も抑制できる。Effect: With this method, the area of the resist on the wiring material after exposure becomes thicker, and the concentration of carbon atoms in the photoresist that is removed together with the wiring material by dry etching increases.As a result, the concentration of carbon atoms on the etched surface increases. The amount of adhesion increases and etching is suppressed.Also, since the etched portion is small, the total etching time is shorter than before, making it easier to control etching and suppressing the amount of overetching.
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。この実施例では、本発明を２層Ａｅの形成に適
用した。第１図はこの実施例における配線レイアウトを
示す。第１図において５はＡｅ 、６は２層Ａｅと１層
Ａｅとのコンタクト、７は配線とは無関係な２層ＡＱ
、８は配線とは無関係な２層Ａｅを除去するマスク領域
を示す。また、第１図においてＷは２層Ａｅの幅、Ｓは
２層Ａｅセパレーション、Ｎは２層Ａｅの凹部の刻み幅
を表し、Ｇは２層Ａｅのコンタクトに対するマージン、
Ｈは配線に無関係な２層Ａｅに対する、それを除去する
マスク領域のマージン、Ｉは配線に無関係なＡｅを除去
するマスク領域と配線領域の２層Ａｅとの間のセパレー
ションを示す。この実施例ではデザインルールとして、
Ｗ、Ｓ、Ｇ。EXAMPLE An example of the present invention will be described below with reference to the drawings. In this example, the present invention was applied to the formation of a two-layer Ae. FIG. 1 shows the wiring layout in this embodiment. In Figure 1, 5 is Ae, 6 is the contact between 2nd layer Ae and 1st layer Ae, and 7 is 2nd layer AQ which is unrelated to wiring.
, 8 indicates a mask region from which the second layer Ae unrelated to the wiring is removed. In addition, in FIG. 1, W represents the width of the second layer Ae, S represents the separation of the second layer Ae, N represents the step width of the concave portion of the second layer Ae, and G represents the margin for the contact of the second layer Ae.
H indicates the margin of the mask region from which the second layer Ae unrelated to the wiring is removed, and I indicates the separation between the mask region from which the second layer Ae unrelated to the wiring is removed and the second layer Ae in the wiring region. In this example, the design rules are:
W, S, G.
Ｈ，Ｉの最小値をそれぞれ、３．０μｍ、４．０μｍ４
．０μｍ、２．０μｍ、４．０μｍ、４．０μｍに設定
した。またこの実施例におけるレイアウトでは、１チッ
プ面積に対して、２層Ａｅ領域全体の面積を３４．５％
とした。The minimum values of H and I are 3.0 μm and 4.0 μm4, respectively.
．． They were set to 0 μm, 2.0 μm, 4.0 μm, and 4.0 μm. Furthermore, in the layout of this embodiment, the area of the entire two-layer Ae region is 34.5% of the area of one chip.
And so.
つぎに、以上のようなレイアウトによる２層Ａｅ配線の
形成方法について、その過程を説明する。Next, the process of forming a two-layer Ae wiring using the layout as described above will be described.
まず基盤上に２層Ａｅの蒸着膜を形成し、その上からフ
ォトレジストを２層Ａｅの全面に塗布する。次に２層Ａ
Ｑのマスクを用いて露光し、その後にドライエツチング
を行うことによって、不必要な２層Ａｅを除去する。First, a two-layer Ae vapor deposition film is formed on a substrate, and a photoresist is applied over the entire surface of the two-layer Ae. Next, 2nd layer A
Unnecessary two-layer Ae is removed by exposing using a Q mask and then dry etching.
このドライエツチングの際には、不必要な２層Ａｅと同
時に、フォトレジストも同時に削られる。しかも、この
フォトレジストの面積がチップ全体の面積の３４．５％
と、フォトレジストが実際の配線領域上にのみ設けられ
た場合に比して大きいので、フォトレジスト内のカーボ
ン原子の濃度もそれに応じて大きくなる。その結果、エ
ツチング面におけるカーボン原子の付着が多（なり、エ
ツチングが抑制される。During this dry etching, the unnecessary two-layer Ae and the photoresist are etched at the same time. Moreover, the area of this photoresist is 34.5% of the entire chip area.
Since this is larger than when the photoresist is provided only on the actual wiring area, the concentration of carbon atoms in the photoresist is correspondingly large. As a result, more carbon atoms are attached to the etched surface, and etching is suppressed.
以上のように本実施例によれば、２層Ａｅ上のフォトレ
ジストを、実際の配線領域以外の分離された領域にも設
けることによって、形成された２層Ａｅの断面が逆テー
パ状になるのを防ぐことができる。As described above, according to this embodiment, by providing the photoresist on the two-layer Ae in a separate area other than the actual wiring area, the cross section of the two-layer Ae formed becomes inversely tapered. can be prevented.
なお、本実施例における実際の配線領域以外の２層Ａｅ
を除去するためのマスクは、特に設けなくてもさしつか
えはない。In addition, in this example, two layers Ae other than the actual wiring area
There is no problem even if a mask is not specially provided to remove the .
発明の効果
以上のように本発明は、配線を形成する材料の配線形成
領域上に設けられるフォトレジストが、実際の配線領域
以外の分離された領域にも設けられることにより、Ａｅ
の断面が逆テーパ状になるのを防ぐことができる。そし
てそれによって、ＬＳ ＩＩＩＪ：造における歩留りが
向上し、プロセス工程管理も容易になる。Effects of the Invention As described above, the present invention has the advantage that the photoresist provided on the wiring forming region of the material for forming the wiring is also provided in a separated region other than the actual wiring region, thereby reducing Ae.
It is possible to prevent the cross section from becoming reversely tapered. This improves the yield in LS IIIJ manufacturing and facilitates process control.
おけるＡｅ配線の形成工程の１部を示す各断面図である
。
１・・・・・・フォトレジスト、２・・・・・・ｌの蒸
着膜、３・・・・・・５ｉ０２層、４・・・・・・保護
膜、５・・・・・・２層Ａｅ（実際の配線領域）、６・
・・・・・２層Ａｅと１層Ａｅとのコンタクト、７・・
・・・・実際の配線領域以外の２層Ａｅ 、８・・・・
・・７を除去するマスクの領域、Ｗ・・・・・・５の最
小幅、Ｓ・・・・・・５の最小セパレーション、Ｎ・・
・・・・５の最小ノツチ間隔、Ｇ・・・・・・６に対す
る５の最小マージン、Ｈ・・・・・・７に対する８の最
小マージン、■・・・・・・５と８との間の最小セパレ
ーション。FIG. 3 is a cross-sectional view showing a part of the process of forming an Ae wiring in FIG. 1...Photoresist, 2...1 vapor deposited film, 3...5i02 layer, 4...protective film, 5...2 Layer Ae (actual wiring area), 6.
...Contact between 2nd layer Ae and 1st layer Ae, 7...
...2 layers Ae other than the actual wiring area, 8...
...Area of the mask to remove 7, W...Minimum width of 5, S...Minimum separation of 5, N...
...Minimum notch interval of 5, G...Minimum margin of 5 for 6, H...Minimum margin of 8 for 7, ■...Minimum margin of 8 for 5 and 8. Minimum separation between.
Claims (1)
を形成する材料の配線形成領域上に設けられるフォトレ
ジスト膜が、実際の配線領域以外の分離された領域に設
けられたことを特徴とする配線形成方法。A method for forming wiring in a semiconductor integrated device, characterized in that a photoresist film provided on a wiring forming region of a material for forming wiring by dry etching is provided in a separated region other than the actual wiring region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23695488A JPH0284722A (en) | 1988-09-21 | 1988-09-21 | Formation of wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23695488A JPH0284722A (en) | 1988-09-21 | 1988-09-21 | Formation of wiring |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284722A true JPH0284722A (en) | 1990-03-26 |
Family
ID=17008222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23695488A Pending JPH0284722A (en) | 1988-09-21 | 1988-09-21 | Formation of wiring |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284722A (en) |
-
1988
- 1988-09-21 JP JP23695488A patent/JPH0284722A/en active Pending
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