JPH0277836A

JPH0277836A - Ｆｉｆｏ用フラグを提供するための回路及び方法

Info

Publication number: JPH0277836A
Application number: JP1115946A
Authority: JP
Inventors: Gerard A Kreifels; ジェラード　エイ．クライフェルズ
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1988-05-09
Filing date: 1989-05-09
Publication date: 1990-03-16
Anticipated expiration: 2014-03-03
Also published as: EP0342107B1; DE68926833T2; KR900018824A; DE68926833D1; JP2863545B2; EP0342107A3; KR0137771B1; EP0342107A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、一般に、ＦＩＦＯに関するものであり、さら
に詳細には、ＦＩＦＯに記憶されている情報の量を決定
するためのフラグの動作に関する。

従来の技術先入れ先出しメモ！Ｉ（ＦＩＦＯ）は、処理速度が大き
く異なる２台の別々の機械の間で読み出し動作と書き込
み動作を行う上で重要なデータバッファ機能を担う。Ｆ
ＩＦＯを用いると２台の機械の間で非同期動作を実行す
ることが可能であり、これら機械においてデータをＦＩ
ＦＯに書き込むこととデータをＦＩＦＯから読み出すこ
とが同時に実行できる。ＦＩＦＯの中心は、読み出し動
作と書き込み動作を互いに独立に行うことを可能にする
デュアルポートメモリである。この結果、人力と出力で
本当に非同期の動作を実行することが可能になる。

ＦＩＦＯのデュアルポートメモリ部分は、アドレス可能
な複数のロケーションを有するデュアルポー）ＲＡＭセ
ルを用いて実現することができる。

読み出しポインタと書き込みポインタが、読み出し動作
および書き込み動作においてアドレス可能なロケーショ
ンのアドレスを発生させるためにそれぞれ設けられてい
る。読み出しポインタと書き込みポインタは、実際にデ
ータが一連のシフトレジスタの中を移動する代わりに、
１回の読み出し動作および書き込み動作に対してそれぞ
れインクリメントされる。しかし、読み出しポインタと
書き込みポインタが同時に同じアドレスを指し示して、
同じアドレスにおいては情報が１つのメモリロケーショ
ンに書き込まれ、それと同時に同じメモリロケーション
から情報が読み出されることがないようにすることが重
要である。この事態を回避するため、ステータスフラグ
を用いて２つのポインタの間の近似度をユーザーに知ら
せる。

ステータスフラグは読み出し側で用いられて、ＦＩＦＯ
が空であることをユーザーに知らせる。

このため、ユーザーは空のＦＩＦＯを読み出そうとする
ことはなく、実際、読み出しポインタがインクリメント
されて書き込みポインタのアドレスに追いつくことを禁
止する回路が設置されている。

同様に、メモリが一杯であることをユーザーに知らせる
ための一杯フラグを設けて、ユーザーがメモリにデータ
を書き込んだり書き込みポインタをインクリメントして
読み出しポインタを追い越すことがないようにしている
。「−棒状態」フラグや「空状態」フラグは、ＦＩＦＯ
に設けられている従来通りのフラグである。

従来のＦＩＦＯに設けられている別のフラグは、ＦＩＦ
Ｏの書き込み側にはＦＩＦＯが半分満たされていること
を知らせ、ＦＩＦＯの読み出し側にはＦＩＦＯが半分空
いていることを知らせる半充満フラグである。しかし、
このタイプのフラグにはこのことに関係した同期の問題
が幾つかある。

特に非同期動作を行うときが問題である。例えば、デー
タが、半充満フラグを半充満位置にセットするメモリの
ロケーションに書き込まれる場合には、同時読み出し動
作によってフラグがエラー状態になるというフラグエラ
ーが発生しないようにすることが重要である。典型的に
は、２０４８個のレジスタを有するＦＩＦＯでは、デー
タが第１０２５番目のロケーションに書き込まれる場合
に半−杯フラグがセットされる。しかし、同時に読み出
し動作が起こると、半充満フラグは思いがけずリセット
位置にされたり、または書き込み動作ではフラグがリセ
ット位置に戻ることがあったりする。

発明が解決しようとする課題この半−杯フラグのエラーの問題を解決するため、多く
のＦＩＦＯでは読み出し動作と書き込み動作が所定の時
間内に起こらないようにする外部回路を使用することが
要求されている。このためには、一般に、読み出しポー
トと書き込みポートの間に、読み出しおよび／または書
き込み動作の一方が他方に対して遅延していることを保
証するある種の無効化回路が必要とされる。しかし、こ
の方法の主要な欠点は、本当の非同期動作が否定され、
読み出しボートと書き込みボートを同期させる必要があ
ることである。

課題を解決するための手段ここに開示して権利を請求する本発明には、ＦＩＦＯ用
の「ほぼ一杯」フラグが含まれる。ＦＩＦＯから情報を
読み出すためにＦＩＦＯ内でのロケーションを決定する
目的で読み出しポインタが設けられており、ＦＩＦＯに
情報を書き込むためにＦＩＦＯ内でのロケーションを決
定する目的で書き込みポインタが設けられている。読み
出しポインタは１回の読み出し動作ごとにインクリメン
トされ、書き込みポインタは１回の書き込み動作ごとに
インクリメントされる。書き込みポインタは読み出しポ
インタよりも値が大きい。カウンタ回路が読み出しポイ
ンタと書き込みポインタの近似度を決定するために設け
られている。読み出しポインタと書き込みポインタの間
が、−棒状態よりも小さく、空の状態よりも大きな所定
の距離能れている場合には、第１の論理状態の比較信号
が発生する。比較信号が発生しない場合には、カウンタ
回路の出力は第２の論理状態である。カウンタ回路の出
力が第１の論理状態にあって比較信号の存在を示してお
り、外部書き込み信号が受信されると判定される場合に
は、セット信号が発生する。比較信号が存在していると
判定される場合には、フラグがリセット位置に置かれる
。

本発明の別の態様によると、カウンタ回路は、第１の論
理状態から第２の論理状態へ、または第２の論理状態か
ら第１の論理状態へと状態が変化した後に所定の安定化
時間を有する。無効化回路が、外部読み出し信号の発生
後所定の時間が経過するまでリセット信号が発生しない
ようにするために設けられている。外部読み出し信号に
よって比較信号が第２の論理状態から第１の論理状態へ
と変化する。

本発明のさらに別の態様によると、カウンタ回路は所定
の安定化時間を有する。比較信号が、外部書き込み信号
の受信後所定の期間にわたってＡＮＤ回路の１つの人力
にラッチされる。さらに、このＡＮＤ回路の他方の入力
にはパルスが入力される。このパルスは、セット信号が
上記の所定の期間にのみ発生してカウンタ回路の出力の
いかなる変化とも無関係であるようにする所定の時間幅
を有する。また、リセット動作は、この所定の期間の間
は無効にされる。

本発明とその利点をより完全に理解するため、添付の図
面を参照して以下に説明する。

実施例第１図を参照すると、「ほぼ一杯／はぼ空」フラグを利
用した本発明のＦＩＦＯのブロックダイヤグラムが示さ
れている。ＦＩＦＯはデュアルポートメモリアレイ１０
を備えている。このメモリアレイ１０は、バス１２に接
続されたデータ入力ポートと、バス１４に接続されたデ
ータ出力ポートとを有する。バス１２は、入力バス１８
の人力データＤＯ〜Ｄ８に接続された人力バッファ１６
から出力され、バス１４は、出力バス２２に出力データ
ＱＯ〜Ｑ８を出力する出力バッファ２０に接続されてい
る。データビットが９つ使用されているが、ＦＩＦＯの
動作ではデータビットの数は任意でよい。デュアルポー
トメモリアレイ１０は、バス１２から書き込んだりバス
１４に読み出したりする動作が可能なアドレス可能な複
数のメモリロケーションのアレイである。しかし、レジ
スタなどの任意のタイプのＦＩＦＯメそりブロックを本
発明で使用できることを理解しておく必要がある。

メモリアレイ１０は、バス２６を通じて書き込みアドレ
スポインタ２４に接続された書き込みアドレス入力を備
えている。読み出しアドレス入力は、バス３０を介して
読み出しアドレスポインタ２８の出力に接続されている
。書き込みアドレスポインタ２４と読み出しアドレスポ
インタ２８は、様々な制御信号によってインクリメント
される循環カウンタである。書き込みアドレスポインタ
２４は、書き込み入力信号を受けるように接続された書
き込み制御回路３２によって制御され、読み出しアドレ
スポインタ２８は、読み出し入力信号を受ける読み出し
制御回路３４によって制御される。循環カウンタを利用
することにより、次のシーケンシャルアドレスを新しい
データワードが人力されるごとにメモリアレイ１０に書
き込むことがでと、読み出しポインタ２８をインクリメ
ントして次のシーケンシャルアドレスに記憶されている
データを読み出すことができる。

書き込み制御回路３２の出力は、入力バッファ１６とフ
ラグ論理回路３６にも入力される。フラグ論理回路３６
は、入力に、読み出し制御回路３４の出力も受ける。読
み出し制御回路３４の出力は出力バッファ２０にも入力
される。フラグ論理回路３６は、内部で各書き込み動作
と読み出し動作をカウントしてカウント値を比較するこ
とにより、書き込みアドレスポインタ２４と読み出しア
ドレスポインタ２８の間の近似度を決定することができ
る。読み出しポインク２８と書き込みポインタ２４が最
大の距離能れている場合に「−杯」フラグがライン３８
に出力され、読み出しポインタ２８と書き込みポインタ
２４が等しい場合に「空」フラグがライン４０に出力さ
れる。「ほぼ一杯／はぼ空」、フラグはライン４２に出
力されて、近似度を空の状態と一杯状態の間の値として
示す。本発明の目的のためには、単なる例であるが、こ
の近似度を半充満にする。ここで、このフラグを「半」
フラグと呼ぶ。従って、「半」フラグは、１つのレジス
タでメモリアレイ１０の中の５０％よりも多いアドレス
可能なロケーションに書き込みがなされたときにセット
される。この「半」フラグは、メモリアレイ１０が半充
満であることを書き込み側に伝える。「半」フラグは、
２つのポインタの間の近似度が例えば空から４バイト、
または充満から８バイトというよう１ニー任意の近似度
のときにセットまたはリセットすることができることを
理解しておく必要がある。

次に第２図を参照すると、フラグ論理回路３６と、この
フラグ論理回路３６の中でライン４２に「半」フラグを
発生させるための部分のブロックダイヤグラムが示され
ている。−杯フラグおよび空フラグをライン３８．４０
に発生させるのは従来と同じであるため、ここでは詳細
な説明を行わない。書き込み制御回路３２の出力はカウ
ンタ４４に入力され、読み出し制御回路３４の出力はカ
ウンタ４６に入力される。カウンタ４４とカウンタ４６
は、連続的にインクリメントされる循環カウンタである
。カウンタ４４と４６の出力は比較回路４８に入力され
る。比較回路４Ｂは、上記のカウンタの値が１０２４離
れているときにはいつでも出力ライン５０に調和信号を
発生する。

これは、上記の好ましい態様でメモリアレイ１０が最大
レジスタ値である２０４８をとる半充満状態を表す。こ
の調和信号は「ほぼ一杯／はぼ空」フラグ論理ブロック
５２に入力され、このフラグ論理ブロック５２の出力は
ライン４２に「半」フラグを出力する。フラグ論理ブロ
ック５２は、書き込み制御回路３２の出力と読み制御回
路３４の出力も受信する。このフラグ論理回路５２は、
カウント値が１０２４から１０２５になったときにフラ
グをセットし、カウント値が１０２４のときにフラグを
リセットする動作を行うことが一般に可能である。さら
に、フラグ論理ブロック５２は、読み出し動作と書き込
み動作が値が１０２４と１０２５の間の変化の近くで起
こる場合、さらには変化が同時である場合に「半」フラ
グの状態にエラーが発生するのを防止するため、「半」
フラグにエラーが起こることはありえない。

以下に説明するように、フラグ論理ブロックは、一般に
、読み出し信号の後縁から離れた幅の狭いパルスと、書
き込み信号の後縁から離れた幅の狭いパルスによって動
作する。幅の狭いこれらパルスを使用することにより、
フラグのセットおよびリセットの問題は、パルスが重な
る場合にのみ起こることができるようになり、従ってエ
ラーの可能性がかなり小さくなる。幅の狭いこれらパル
スの動作と、値のセットおよびリセットに関しては、第
８図ａ−ｊのタイミングチャートを参照してあとで詳細
に説明する。

次に第３図を参照すると、互いに同等なカウンタ４４と
４６のそれぞれを構成する循環式１１ビツトカウンタの
論理回路図が示されている。１１ビツトのそれぞれには
Ｄ型フリップフロップ５４が備えられている。各フリッ
プフロップ５４は、出力ビット８００〜ＢＯＩＯのうち
の１つを出力するＱ出力を有する。第２のカウンタ（図
示せず）が値ＡＯＯ〜ＡＯＩＯを出力する。このカウン
タは、第３図に示したカウンタと同等である。

カウンタのフリップフロップはライン５６のクロック信
号によってタイミングを制御され、このフリップフロッ
プのセット入力はライン５８のリセット信号ＩＮＩＴＢ
に接続されている。カウンタは最初は所定の値にセット
され、次に、カウンタクロックが値ＢＯＯ〜Ｂ０１０に
インクリメントされる。ビットＢＯＯに関係するフリッ
プフロップ５４は、そのデータ入力がインバータ６０を
介してＶＤ＋。

に接続されている。ビットＢＯＩに関係するフリップフ
ロップ５４のデータ入力は、ＮＡＮＤゲート６２の出力
に接続されている。このＮＡＮＤゲート６２の一方の入
力はピッ）ＢＯＯに接続され、他方の入力はＶＤ［ｌに
接続されている。ピッ）ＢＯ２に関係するフリップフロ
ップ５４のデータ入力は、３人力ＮＯＲゲート７０の出
力に接続されている。

このＮＡＮＤゲート６４の１つの入力はピッ）ＢＯｌに
接続され、別の１つの人力はピッ）Ｂｏｏに接続され、
もう１つの入力はＶＤＤに接続されている。ビットＢＯ
３に関係するフリップフロップ５４は、データ入力が４
人力ＮＯＲゲート７０の出力に接続されている。このＮ
ＡＮＤゲート６６の１つの入力はピッ）ＢＯ２に接続さ
れ、別の１つの入力はピッ）ＢＯＩに接続され、別の１
つの入力はビットＢ○０に接続され、もう１つの入力は
ＶｆｌＤに接続されている。

ビットＢＯ４に関係するフリップフロップ５４のデータ
入力は、インバータ６８を介してＮＯＲゲート７０の出
力に接続されている。ＮＯＲゲート７０は一方の入力が
３人力ＮＯＲゲート７０の出力に接続されており、他方
の入力が２人力ＮＯＲゲート７０の出力に接続されてい
る。ＮＡＮＤゲート７２は、１つの入力がピッ）ＢＯ３
に接続され、別の１つの入力がピッ）ＢＯ２に接続され
、もう１つの人力がピッ）ＢＯＩに接続されている。Ｎ
ＡＮＤゲート７４は、一方の人力がピッ）ＢＯＯに接続
され、他方の人力がＶ。［ｌに接続されている。

ビットＢＯ５に関係するフリップフロップ５４は、デー
タ入力がＮＡＮＤゲート７６の出力に接続されている。

このＮＡＮＤゲート７６の一方の入力はピッ）ＢＯ４に
接続され、他方の人力がＮＯＲゲート７０の出力に接続
されている。ピッ）ＢＯ６に関係するフリップフロップ
５４は、データ入力がＮＡＮＤゲート７８の出力に接続
されている。このＮＡＮＤゲート７８の１つの人力はピ
ッ）ＢＯ５に接続され、別の入力はビットＢＯ４に接続
され、もう１つの入力はＮＯＲゲート７０の出力に接続
されている。ビットＢＯ７に関係するフリップフロップ
５４は、そのデータ入力が４人力ＮＯＲゲート７０の出
力に接続されている。このＮＡＮＤゲート８０の１つの
入力はピッ）ＢＯ６に接続され、別の入力はピッ）ＢＯ
５に接続され、別の入カビッ）ＢＯ４に接続され、もう
１つの入力はＮＯＲゲート７０の出力に接続されている
。

ビットＢＯ８に関係するフリップフロップ５４のデータ
人力は、インバータ８２を介してＮＯＲゲート８４の出
力に接続されている。ＮＯＲゲート８４は、一方の入力
が３人力ＮＯＲゲート７０の出力に接続され、他方の入
力が２人力ＮＯＲゲート７０の出力に接続されている。

ＮＡＮＤゲート８６は、１つの入力がピッ）ＢＯ７に接
続され、別の入力がピッ）ＢＯ６に接続され、もう１つ
の入力がビットＢ０５に接続されている。ＮＡＮＤゲー
ト８８は、一方の入力がピッ）ＢＯ４に接続され、他方
の入力がＮＯＲゲート７０の出力に接続されている。ビ
ットＢＯ９に関係するフリップフロップ５４は、データ
入力がＮＡＮＤゲート９０の出力に接続されている。こ
のＮＡＮＤゲート９０は一方の入力がピッ）ＢＯ８に接
続されており、他方の入力がＮＯＲゲート８４の出力に
接続されている。ビットＢ０１０に関係するフリップフ
ロップ５４は、そのデータ入力が３人力ＮＯＲゲート７
０の出力に接続されている。このＮＡＮＤゲート９２は
、１つの入力がピッ）ＢＯ９に接続され、別の入力がピ
ッ）ＢＯ８に接続され、もう１つの人力がＮＯＲゲート
８４の出力に接続されている。

次に第４図を参照すると、フラグ論理ブロック５２に対
する立下りパルスＡＥＰならびにＢＥＰと、−杯フラグ
とを発生させるための回路図が示されている。フラグ比
較動作は、ＮＯＲ型比較論理回路で実行される。排他的
ＮＯＲ比較回路は、複数の論理ブロック９４で構成され
ている。各論理ブロック９４は２つの排他的ＮＯＲゲー
）９６．９８で構成されており、これら排他的ＮＯＲゲ
ート９６．９８の出力は、ＮＡＮＤゲー）　１００の２
つの入力にそれぞれ接続されている。ＮＡＮＤゲー）　
　１００の出力は、論理ブロック９４からの出力となる
。カウンタビットＡ００、ＢＯＯ，ＡＯＩ、ＢＯＩと関
係する論理ブロック９４のみについて詳しく説明する。

図示されている論理ブロック９４に対しては、ビットＡ
００、ＢＯＱがそれぞれ排他的ＮＯＲゲート９６の各入
力に入力され、ピッ）ＡＯＩ、ＢＯＩが排他的ＮＯＲゲ
ート９８の各入力に入力される。ブロック９４の出力は
ＮＡＯと表記される。各論理ブロック９４は、ビットＡ
ＯＯ１ＢｏｏからビットＡ０９、ＢＯ９に対応して設け
られている。ビットＡ０１０、ＢＯＩＯは、単一の排他
的ＮＯＲゲート１０２に入力される。この排他的ＮＯＲ
ゲート１０２の出力はＮＡＮＤゲート１０４の１つの入
力に入力されて出力ＮＡ５を出力する。このＮＡＮＤゲ
ート１０４の他方の入力は、インバータ１０６を介して
信号Ｐに接続されている。この信号Ｐは、通常の動作状
態ではロウレベルである。

ブロック９４の出力ＮＡＯとＮＡＩは、ＮＯＲゲ−）１
０８の入力にそれぞれ入力される。出力ＮＡ２、ＮＡ３
はＮＯＲゲート１１０の各入力に入力され、出力ＮＡ４
、ＮＡ５はＮＯＲゲーゲート２の各入力に入力される。

ＮＯＲゲート１０８．１１０．１１２の出力は、それぞ
れ信号Ｎ０Ｏ１Ｎｏｔ、ＮＯ２である。これら出力は、
３人力ＮＯＲゲ−ト１１４の入力にそれぞれ入力される
。このＮＡＮＤゲート１１４の出力は、フラグ論理ブロ
ックに対する比較信号となる。第２図の比較回路のため
には、出力ＮＡＯ〜ＮＡ５の中から選択を行い、ＮＡＯ
〜ＮＡ２を使用する。このことに関しては第５図を参照
して説明する。

書き込み制御入力は端子ＤＧＡに受信される。

この入力は立上りパルスである。端子ＤＧＡから入力さ
れたパルスはＣＭＯ３）ランスファーゲート１１６に人
力され、その出力が逆並列接続のインバータの構成にさ
れたラッチ１１８に入力される。

トランスファーゲート１１６とラッチ１１８における遅
延は、あとで説明する第５図の回路へ入力するための信
号ＣＢの後に第３図のＢＯＯ〜Ｂ０１０が発生するまで
の遅延と整合している。ラッチ１１８の出力は排他的Ｎ
ＯＲゲート１２０の一方の入力に接続されており、この
排他的ＮＯＲゲー）　１２０の他方の入力はＮチャネル
トランジスタ１２２を介してグラウンドに接続されてい
る。排他的ＮＯＲゲート１２０の出力はＮＡＮＤゲート
１２４の一方の入力に接続されており、このＮＡＮＤゲ
ート１２４の他方の入力はＰチャネルトランジスタ１２
６を介してｖａｎに接続されている。Ｐチャネルトラン
ジスタ１２６のゲートは、負荷用Ｎチャネルトランジス
り１２８を介してグラウンドに接続されている。

ＮＡＮＤゲート１２４の出力はＮＯＲゲート１３０の一
方の入力に接続されており、このＮＯＲゲート１３０の
他方の入力はＮチャネルトランジスタ１３２のソース／
ドレイン通路を介してグラウンドに接続されている。ト
ランジスタ１３２のゲートは、Ｐチャネルトランジスタ
１３４のソース／ドレイン通路を介してＶＤｔｌに接続
されている。このトランジスタ１３４は、ゲートが負荷
用Ｎチャネルトランジスタ１４０を介してグラウンドに
接続されている。

ＮＯＲゲート１３０の出力は３人力ＮＯＲゲート１１０
１つの入力に接続されており、このＮＡＮＤゲート１４
２の別の入力はＰチャネルトランジスタ１４４のソース
／ドレイン通路を介してＶＩｌｌＤに接続されている。

トランジスタ１４４のゲートは、負荷用Ｎチャネルトラ
ンジスタ１４６を介してグラウンドに接続されている。

排他的ＮＯＲゲート１２０、ＮＡＮＤゲート　１２４、
ＮＯＲゲート　１３０、ＮＡＮＤゲート１４２を通過す
ることによる遅延は、比較回路の各ブランチ、例えばＣ
ＭＰを発生させる１本のブランチに対する排他的ＮＯＲ
ゲート９６、ＮＡＮＤゲート　１００、ＮＯＲゲート　
１０８、ＮＡＮＤゲート１１４を通過することによる遅
延と整合している。ＮＡＮＤゲート１４２の出力はＮＡ
ＮＤゲート１４８の一方の入力に接続されており、この
ＮＡＮＤゲー）　１４８の他方の入力は書き込みパルス
ＤＧＡに接続されている。ＮＡＮＤゲート１４８の出力
は、３人力ＮＯＲゲート１０８０つの入力に接続されて
いる。このＮＡＮＤゲート１５ｏの出力はＮＯＲゲート
１５２の一方の入力に接続されている。ＮＯＲゲート１
５２は他方の入力がＮＡＮＤゲート１１４の出力に接続
されており、このＮＡＮＤゲート１１４からの比較出力
を受信する。このＮＡＮＤゲート１１４の比較出力は２
つのカウンタの間の比較結果を表し、ＮＯＲゲート１５
２の出力からは一杯フラグであることが出方される。こ
こでは、−杯フラグの動作に関しては詳しく説明しない
。

ＮＡＮＤ’ｒ’−ト１４２０）出カバＮ　ＯＲゲート１
５４の一方の入力にも入力される。このＮＯＲゲート１
５４の他方の入力は、Ｎチャネルトランジスタ１５６を
介してグラウンドに接続されている。このトランジスタ
１５６のゲートは、Ｐチャネルトランジスタ１５８を介
してＶ。Ｄに接続されている。Ｐチャネルトランジスタ
１５８のゲートは、負荷用Ｎチャネルトランジスタ１６
０を介してグラウンドに接続されている。ＮＯＲゲート
１５４は、その出力が、直列接続の３つのインバータ１
６４を介してＮＡＮＤゲート１６２の一方の人力に接続
されている。インバータ１６４とＮＯＲゲート１５４は
、以後に続く回路の遅延と整合させる重要な遅延機能を
担う。ＮＡＮＤゲート１６２の他方の入力は書き込みパ
ルスＤＧＡに接続されており、このＮＡＮＤゲート１６
２の出力は、フラグ論理ブロック５２で使用されるＡＲ
Ｐパルスを出力する。

読み出し入力は、端子ＤＧＢに入力される立下りパルス
である。このＤＧＢパルスは、ＣＭｏ５トランスフアー
ゲート１６７を介してラッチ１６６に入力される。トラ
ンスファーゲート１６７とラッチ１６６を通過すること
による遅延は、信号ＣＢの後に第３図のＢＯＯ〜Ｂ０１
０が発生するまでの遅延と整合している。ラッチ１６６
は、出力が排他的ＮＯＲゲート１６８の一方の入力に接
続されている。

この排他的ＮＯＲゲート１６８の他方の人力は、Ｎチャ
ネルトランジスタ１２２を介してグラウンドに接続され
ている。排他的ＮＯＲゲート１６８の出力は、ＮＡＮＤ
ゲート１７０の一方の人力に接続されており、このＮＡ
ＮＤゲート１７０の他方の入力はトランジスタ１２６を
介してｖａｎに接続されている。

ＮＡＮＤゲート１７０の出力は、ＮＯＲゲート１７２の
一方の人力に接続されており、このＮＯＲゲート１７２
の他方の入力はトランジスタ１３２を介してグラウンド
に接続されている。ＮＯＲゲート１７２の出力は、３人
力ＮＯＲゲート１１０の１つの入力に接続され、このＮ
ＡＮＤゲート１７４の他の２つの入力はトランジスタ１
４４を介してｖａｎに接続されている。排他的ＮＯＲゲ
ニト１６８、ＮＡＮＤゲート１７０、ＮＯＲゲート１７
２、ＮＡＮＤゲート１７４を通過することによる遅延は
、ＢＯＯ〜ＢＯ１０の後にＣＭＰが発生するまでの遅延
と整合している。

ＮＡＮＤゲート１７４の出力は、ＮＡＮＤゲート１７６
の一方の入力に接続されており、このＮＡＮＤゲート１
７６の他方の入力はＤＧＢパルスに接続されている。こ
のＮＡＮＤゲート１７６の出力は、フラグ論理ブロック
に対する制御信号を出力するためにＮＡＮＤゲート１５
０に接続されている。ＮＡＮＤゲート１５０の入力は外
部信号ＲＦＣＺに接続されている。さらに、ＮＡＮＤゲ
ート１７４の出力はＮＡＮＤゲート１７８の一方の入力
にも接続されており、このＮＡＮＤゲート１７８の他方
の入力はＤＧＢパルスに接続されている。このＮＡＮＤ
ゲート１７８の出力は、フラグ論理ブロック５２に対す
る出力ＢＥＰとなる。ＡＲＰ信号およびＢＥＰ信号を発
生させる回路が、ＮＯＲゲート１５４と３つのインバー
タ１６４による余分な遅延を除いては同じであることに
注意されたい。ＡＲＰ信号およびＢＥＰ信号を発生させ
る回路は、各インバータ列を通過することによる遅延と
等しい期間の間実行される２つの分離されたワンショッ
ト動作を実行する。さらに、読み出し信号ＤＧＢは、ト
ランスファーゲート１６７の人力では立下りパルスであ
るため、読み出しパルスの後縁から離れた位置に発生す
る。

次に第５図を参照すると、「ほぼ一杯／はぼ空」フラグ
論理ブロック５２の一部分の論理回路図が示されている
。ピッ）ＢＯＩＯとＡｏｌｏが排他的ＯＲゲート１８０
の人力にそれぞれ入力される。この排他的ＯＲゲート１
８０の出力は、ＮＡＮＤゲート１８２の一方の入力に接
続されている。このＮＡＮＤゲ−）１８２の他方の入力
はＶｔ１Ｄに接続されている。

ＮＡＮＤゲート１８２の出力はＮＯＲゲート１８４の一
方の入力に接続されており、このＮＯＲゲート１８４の
他方の人力は、第４図の排他的ＯＲ論理ブロック９４の
出力であるカウンタ出力ＮＲ４に接続されている。ＮＯ
Ｒゲート１８４の出力は３人力ＮＯＲゲート１１０１つ
の入力に接続されており、このＮＡＮＤゲート１８６の
他の２つの入力はそれぞれ信号ＮＯＩとＮＯＯに接続さ
れている。これら信号ＮｏｔとＮ００は、第３図のカウ
ンタのＮＯＲゲート１１０．１０８からの出力である。

ＮＡＮＤゲート１８６は、フラグ論理ブロック５２で使
用される比較信号ＣＭＰを出力する。

比較信号ＣＭＰはＮＯＲゲート１８８の一方の入力に入
力され、このＮＯＲゲート１８８の他方に人力はインバ
ータ１９０を介して信号ＢＥＰに接続されている。信号
ＣＭＰは、調和信号が存在しているときにはＣＭＰがロ
ウとなるようなアクティブロウである。２つのカウンタ
４４と４６の間の差が１０２４に等しい場合には、信号
Ｎ０Ｏ１ＮＯＩ、Ｎ０３が２つのカウンタ４４．４６か
ら選択されて調和信号が発生する。この調和信号は半充
満状態を表す。しかし、第２図のフラグ論理ブロック５
２を操作するためには任意の値が選択可能であることを
理解しておく必要がある。

信号ＣＭＰがアクティブロウであるため、ＮＯＲゲート
１８８の出力は、調和信号が存在していてＢＥＰがハイ
のときに論理状態がハイになる。ＢＥＰがロウであるか
、あるいは調和信号が存在していないときには、出力は
論理状態がロウである。

従って、信号ＢＥＰにより、以下に説明するようにこの
ＢＥＰパルスの間無効化動作が実行される。

ＮＯＲゲート１８８の出力は、ラッチ１９２のデータ人
力に人力される。ラッチ１９２のクロック入力は信号Ａ
ＥＰに接続されており、このラッチ１９２の反転クロッ
ク人力はインバータ１９４を介して信号ＡＥＰに接続さ
れている。このラッチ１９２はセット人力がＢＥＰに接
続されており、ＱＺ小出力インパーク１９６を介して端
子１９８に接続されていて信号ＨＭＡＴＬを出力する。

さらに、ＮＯＲゲ−）１８８の出力は直列接続の２つの
インバータ２０２を介して端子２００に接続されて信号
ＨＭＡＴＵを出力する。第５図の回路の動作において、
信号ＨＭＡＴＵは、２つのポインタの差が１０２４でＢ
ＥＰがハイのときにのみハイになる。信号ＢＥＰが口う
になるときにはいつでも信号ＨＭＡＴＵがロウになって
無効化機能が実行される。あるいは、ポインタ間の差が
１０２４以外のときにはいつでも信号ＨＭＡＴＵがロウ
になる。

ラッチ１９２は、信号ＡＥＰがハイのときにはいつでも
透過性であり、信号ＡＥＰがロウのときにはいってもこ
のラッチの入力の値が端子１９８にラッチされる。この
ラッチ１９２のセット入力はインパーク１９０の出力に
接続されていて、ＢＥＰパルスが発生したときにはいつ
でも端子１９８の値が論理状態のロウにセットされる。

従って、信号ＡＥＰがＢＥＰパルスの間にロウになると
、端子１９８の出力がロウにラッチされる。しかし、Ｂ
ＥＰパルスがハイであり、差が１０２４であるならば、
信号ＡＥＰの間に端子１９８に論理状態のハイがラッチ
される。

次に第６図を参照すると、フラグ論理ブロック５２のう
ちで第５図の論理回路とのインターフェイス用の残りの
部分の論理回路図が示されている。

信号ＨＭＡＴＬがＮＡＮＤゲート２０４の一方の入力に
入力され、このＮＡＮＤゲート２０４の他方の入力はイ
ンバータ２０６を介して信号ＡＥＰを受けるように接続
されている。ＮＡＮＤゲート２０４の出力によってＰチ
ャネルトランジスタ２１０のゲートが駆動される。この
トランジスタ２１０はソースがＶｏに接続され、ドレイ
ンが出力ノード２１２に接続されている。信号ＨＭＡＴ
ＵはＮＡＮＤゲート２１４の一方の人力に接続されてお
り、このＮＡＮＤゲート２１４の他方の入力は信号ＡＥ
Ｐに接続されている。このＮＡＮＤゲート２１４の出力
はインバータ２１６を介してＮチャネルトランジスタ２
１８のゲートに接続されている。Ｎチャネルトランジス
タ２１８は、ドレインがノード２１２に接続されており
、ソースがグラウンドに接続されている。

ノード２１２は逆並列接続のインバータからなるラッチ
２２０の入力に接続されている。このラッチ２０２は、
直列接続の２つのインバータ２２２を介してライン４２
のＨＡＬＦＺと表示された「ほぼ一杯／はぼ空」フラグ
を出力する。

信号ＨＭＡＴＬは、信号ＡＥＰと組み合わされてＰチャ
ネルトランジスタ２１０を介してノード２１２をハイの
状態にすることによって「半」フラグをセットする機能
を有する。従って、ＡＥＰパルスの間にＨＭＡＴＬがハ
イであり、このＡＲＰがロウである場合には、「半」フ
ラグがセットされる。

さらに、フラグをセットするときにはＡＲＰによってＮ
ＡＮＤゲート２１４の動作が無効にされるためにＮチャ
ネルトランジスタ２１８は導通しない。

しかし、信号ＨＭＡＴＬがロウで信号ＡＥＰがノ＼イの
場合には信号ＨＭＡＴＵが動作可能になってフラグがリ
セットされる。このことは、信号ＣＭＰがロウであって
差の値が１０２４であることを表しており、かつＢＥＰ
パルスが信号ＣＭＰの立ち下がりエツジで発生した後に
のみ起こる。

次に第７図を参照すると、第５図のラッチ１９２のブロ
ックダイヤグラムが示されている。ラッチ１９２はＤ入
力がＣＭＯ５）ランスファーゲート２２４を介して逆並
列接続インバータのタイプのラッチ２２６０入力に接続
されている。このラッチ２２６の出力は、ＱＺ小出力出
力する。このラッチ２２６の入力はＮチャネルトランジ
スタ２２８のドレインにも接続されている。このトラン
ジスタ２２８はソースがグラウンドに接続されており、
ゲートがセット人力に接続されている。このセ＋７　）
人力はインバータ１９０を介してＢＥＰにも接続されて
いる。

トランスファーゲート２２４はクロック人力Ｇと補クロ
ック人力ＧＺによって制御され、ＡＥＰに接続されてい
るクロック入力がノ＼イのときにトランスファーゲート
２２４が導通し、ＡＥＰがロウのときにトランスファー
ゲート２２４が遮断状態になるようにされている。

次に第８図ａ　−ｊを参照すると、「ほぼ一杯／はぼ空
」の状態に対してフラグをセットまたはリセットする期
間中に書き込み動作と読み出し動作が時間的に接して発
生する場合の様々な動作を表すタイミングチャートが示
されている。特に第８図ａを参照すると、書き込み入力
制御信号ＷＲＩＴＥが立下りパルスとして示されており
、読み出し人力制御信号ＲＥＡＤもやはり立下りパルス
として示されている。ＡＥＰパルスは通常はハイであり
、書き込み制御信号の立ち下がりエツジの発生に応答し
てトリガされてロウになる。この立下りパルスは、第４
図に関して先に説明した所定のパルス幅を有する。立下
りパルスであるＡＥＰは書き込みパルスのエツジと同時
に発生するように図示されているが、実際には以下に説
明するように書き込みパルスのエツジよりも遅れている
。同様に、信号ＢＥＰは通常はノ＼イであり、読み出し
パルスの立ち上がりエツジから離れて遅れて発生する立
下りパルスである。立下り７　ＮＩＬ　ｔレスであるＢ
ＥＰは、以下に説明するように７　Ｎ＋’ルス幅がＡＥ
Ｐパルスのパルス幅よりモ狭い。

第８図すを参照すると、ＮＡＮＤゲート１８６の出力信
号ＣＭＰが、２つのカウンタ４４と４６の異なるすべて
の値に対して値１０２４を除いて通常はノ＼イであるこ
とがわかる。差の値が１０２４であるとき；こは信号Ｃ
ＭＰはロウである。差の値が１０２４未満である通常動
作の間は、「半」フラグＨＡＬＦＺがハイのままにとど
まるが、差の値は１回の書き込み動作ごとにインクリメ
ントされる。この差の値は、カウンタ４４がインクリメ
ントされ、カウンタ４６がインクリメントされないこと
の結果である。

例として第８図すに示したように、差の初期値は第１回
目の書き込み動作が行われるまでは１０２２である。こ
の第１回目の書き込み動作においてカウンタが書き込み
パルスの立ち下がりエツジでインクリメントされて値１
０２３になる。次の書き込み動作では、差の値がインク
リメントされて１０２４になり、信号ＣＭＰがロウにな
る。次の書き込み動作では、値が１０２４から１０２５
に変化し、ＨＡＬＦＺがロウになる。ＨＡＬＦＺは、読
み出し動作が行われるまでロウにとどまる。読み出しパ
ルスの立ち上がりエツジでは、差の値が１０２５から１
０２４にデクリメントされる。この結果、信号ＣＭＰが
ロウになり、ＨＡＬＦＺがハイになる。書き込み動作の
ない次に続く読み出し動作では、差の値が再びデクリメ
ントされて１０２３になり、信号ＣＭＰがハイになる。

これは、カウンタ４６がインクリメントされ、カウンタ
４４がインクリメントされないことの結果である。読み
出し動作と書き込み動作によってそれぞれＡＥＰパルス
とＢＥＰパルスが発生するため、タイミング動作に関し
ては以下の説明ではＡＥＰパルスとＢＥＰパルスのみを
参照する。

しかし、差の値と信号ＣＭＰは、書き込み動作の立ち下
がりエツジによって、あるいは読み出し動作の立ち上が
りエツジによって更新されるのであリ、ＡＲＰパルスま
たはＢＥＰパルスによって更新されるのではない。

第８図Ｃは、差の値が１０２４である結果として信号Ｃ
ＭＰが最初はロウにセットされていることを示している
。これは、読み出し動作によって「半」フラグがリセッ
トされるか、あるいは書き込み動作によって差の値が１
０２３から１０２４に変化することの結果である。第８
図Ｃは、書き込み動作が読み出し動作の前に起こり、両
者の重なりがない場合を示している。

信号ＣＭＰがロウである場合に書き込み動作が起こると
きには、差が１０２４から１０２５に変化する際にＡＥ
Ｐパルスがロウになり、信号ＣＭＰがハイになる。この
結果、フラグが、ほぼ一杯であることを示すロウにセッ
トされる。出力信号ＨＭＡＴＬは、ラッチ１９２がＮＯ
Ｒゲート１８８のハイ出力をＨＭＡＴＬ端子１９８にラ
ッチしていることの結果としてハイである。ＮＯＲゲー
ト１８８の出力は、信号ＣＭＰが最初はロウで信号ＢＥ
Ｐが最初はハイであることがらハイである。この値は、
ＡＥＰがロウになったときにラッチされる。ＨＭＡＴＵ
は、ＢＥＰの状態に関係なくＣＭＰがハイになったとき
にロウになる。ＢＥＰはＡＥＰパルスの間もハイにとど
まり、ＡＥＰがハイになった後に読み出し動作が行われ
る際に低下する。ＢＥＰの立ち下がりエツジは、差の値
が１０２５から１０２４に変化するのと一致し、その結
果としてＣＭＰがロウになる。ＨＭＡＴＬは、ＡＥＰが
ハイになったときにロウになるが、ラッチ１９２が再び
透過状態になるためにＣＭＰはハイである。ＮＯＲゲー
ト１８８の出力がロウであり、入力をラッチ１９２の中
の内部ラッチ２２６に取り込む結果としてラッチ１９２
がＢＥＰによって強制的に論理状態のロウにされるため
、ＨＭＡＴＬＯ値はＢＥＰパルスの間ロウに維持される
。ＢＥＰパルスが終了する立ち上がりエツジでは、ＨＭ
ＡＴＵがハイになり、リセット動作用のフラグＨＡＬＦ
Ｚがハイになる。

動作中は、２つの機能が達成される。第１はフラグのセ
ットであり、第２はフラグのリセットである。フラグの
セット動作は、カウント値が１０２４から１０２５に変
化したことを判定することによって実行される。従って
、この変化を判定するためには、遷移を調べる必要があ
る。書き込み動作と同時にカウント値がインクリメント
されるため、判定はＡＲＰが低下するときにカウント値
がインクリメントされたことがわかることによってなさ
れる。従って、以前のカウント値が１０２４であること
と、ＡＥＰの立ち下がりエツジが発生することの両方を
知るだけでよい。これは、カウント値が１０２５にイン
クリメントされることと同時に起こるはずである。従っ
て、論理回路は、ＣＭＰの変化を調べるのではなく、Ａ
ＥＰがロウになる前に値が１０２４であることに対応し
てＣＭＰがロウであったかどうかを調べる。従って、セ
ット動作はＡＥＰの立ち下がりエツジで起こる。

セント動作の間は、予想外のリセットが発生しないよう
にすることが重要である。リセットが起こりうる唯一の
場合は、何らかの理由で信号ＣＭＰが極めて短時間の間
ロウになる場合である。しかし、ＡＥＰの間は、データ
人力の変化が出力に反映されないようにラッチ１９２が
ラッチされる。

このことは、カウンタ４４と４６の動作の結果として発
生することがある。カウンタの状態が変化している間、
フリップフロップの中には他のものよりも遅いものがあ
るために「ちょっとした問題が発生し」、その結果とし
てＣＭＰが極めて短時間の間思いがけずロウになる可能
性がある。ＣＭＰの１０２４から１０２５への立ち上が
りエツジは、ＡＥＰの立ち下がりエツジと同時に起こる
ように図示されているが、ＡＲＰがロウになってからし
ばらくして発生する。リセット動作が行われたことを示
す潜在的なあらゆるちょっとした問題はこの立ち下がり
エツジの周囲で発生する。ＡＥＰにより、ＣＭＰに関す
る任意の動作が回路を通じてＨＭＡＴＬに伝達されるの
が防止されるため、ＡＲＰによリ、上記のちょっとした
問題によって思いがけないリセットが起こるのが防止さ
れる。これは、カウント値が１０２４よりもはるかに小
さくて「半」フラグがセットされないであろう場合にＡ
ＥＰパルスガ発生することを考えるときに重要である。

ＣＭＰに１０２４から１０２５への遷移という形のちょ
っとした問題が現れる場合には、このちょっとした問題
が無効化される。セット動作が行われることになる唯一
の条件は、比較器の出力ＣＭＰにロウが存在することか
、あるいはＡＥＰのロウ進行エツジが発生することであ
る。従って、セット動作は、比較器の動作またはカウン
タの動作の結果として起こるあらゆるちょっとした問題
とは独立している。判定は、ＡＥＰの立ち下がりエツジ
が発生することと、以前の差の値が１０２４であること
にのみ基づいて行われる。

フラグのセット動作は、フラグのリセット動作と対比さ
せることができる。フラグをリセットするときには、Ｃ
ＭＰの遷移を調べて、値が１０２５から１０２４に変化
したことを判定する必要がある。しかし、この遷移はＢ
ＥＰパルスが終了するまで調べられない。ＢＥＰパルス
が終了するときには、思いがけないあらゆるちょっとし
た問題が発生してしまっており、カウンタが正確な値に
安定化されるであろう。例えば、差の値が読み出し動作
の間に１０２７から１０２６に変化する場合には、発生
する可能性のあるあらゆるちょっとした問題がこの遷移
の近傍で発生する。しかし、ＢＥＰによって、このＢＥ
Ｐの立ち上がりエツジまでは潜在的なあらゆるリセット
動作が無効化される。このため、カウンタを安定化させ
るのに所定の時間がかかる。

従って、リセット動作は「半」フラグがセットされるこ
とと、ＣＭＰの立ち下がりエツジが発生することと、信
号ＣＭＰに対応する差の値がＢＥＰの立ち上がりエツジ
で１０２４に等しいこととに関係する。

第８図ｄは、ＡＲＰの立ち下がりエツジがＢＥＰの立ち
下がりエツジの直前に起こる場合を示している。差が１
０２４である間にＡＥＰがロウになると、差が１０２５
にインクリメントされるためにＣＭＰがハイになる。こ
の結果、ＨＭＡＴＬがハイの状態にラッチ°される。Ｃ
ＭＰの立ち上がりエツジによってＨＭＡＴＵがロウにな
り、ＡＥＰの立ち下がりエツジによってＨＡＬＦＺがロ
ウになる。

この結果としてフラグが効果的にセットされる。

ＢＥＰの立ち下がりが発生すると、差の値が１０２５か
ら１０２４にデクリメントされ、ＣＭＰがロウになる。

ＣＭＰがハイである期間は非常に短くすることができる
。しかし、ＢＥＰがＨＭＡＴＵを無効化し、ＨＭＡＴＵ
はＢＥＰが立ち上がりエツジで再びハイに戻るまでロウ
にとどまる。この結果、ＮＡＮＤゲート２１４への入力
で論理レベルがハイになる。しかし、ＢＥＰの立ち上が
りエツジがＡＥＰの立ち上がりエツジの前に発生する場
合には、すなわちＢＥＰパルスが完全にＡＥＰパルスの
中に発生する場合には、ＡＥＰがＮＡＮＤゲート２１４
を無効化し、フラグがリセットされるのが防止される。

フラグはＡＥＰの立ち上がりエツジでハイにリセットさ
れ、ＮＡＮＤゲート２１４の出力がロウになり、トラン
ジスタ２１８がオンになる。しかし、ＢＥＰの立ち上が
りエツジがＡＲＰの立ち上がりエツジの前に発生する場
合には、フラグがＢＥＰの立ち上がりエツジでリセット
される。従って、ＡＥＰパルスの幅によって、「半」フ
ラグ期間のセット後にリセットが起こりえない最小時間
が与えられる。これは、ＢＥＰがロウになるまで論理状
態のハイが出力ＨＭＡＴＬにラッチされてラッチ２２６
の人力がロウにされることに起因する。

ＡＥＰの立ち下がりエツジとＢＥＰの立ち下がりエツジ
の間に時間差があるために、「半」フラグが論理状態の
ロウにセットされる。「半」フラグは、ＢＥＰの立ち上
がりエツジのあとに発生するＡＥＰの立ち上がりエツジ
までリセットすることができない。この場合、ＡＥＰが
「半」フラグのセット動作を制御する。あとで発生する
ＢＥＰパルスによってＣＭＰがロウになり、ＡＥＰのパ
ルス幅が「半」フラグのセットとリセットの間の最小時
間間隔を与える。

第８図ｅは、ＢＥＰの立ち下がりエツジがＡＥＰの立ち
下がりエツジの直前に起こり、差の値が１０２４である
場合を示している。これは、フラグがリセット状態にあ
り、差の値が１０２４から１０２３に変化する場合であ
ることを示している。従って、ＢＥＰの立ち下がりエツ
ジではＣＭＰがハイになり、差の値が１０２３になった
ことがわかる。これと同時に、ＢＥＰが出力ＨＭＡＴＬ
を強制的にロウの状態にするため、ＨＭＡＴＬはロウに
なる。さらに、上で説明したように、ＢＥＰは、ＢＥＰ
がロウである間にリセットを行う機能を無効にするため
、ＨＭＡＴＵもロウになる。

ＡＲＰの立ち下がりエツジが発生するときには、差の値
が１０２３から１０２４までインクリメントされ、ＣＭ
Ｐはロウになる。さらに、ラッチ１９２への入力の値は
このラッチの出力にラッチされる。第８図ｅの例では、
ＡＥＰの立ち下がりエツジがＢＥＰの立ち上がりエツジ
の前に発生し、ＨＭＡＴＬがロウにラッチされる。ＨＭ
ＡＴＬは、ＡＲＰの立ち上がりエツジまでロウにラッチ
された状態にとどまる。ＡＥＰの立ち下がりエツジによ
ってＣＭＰがロウになる場合には、ロウ状態がラッチ時
のＮＯＲゲート１８８の出力値であるため、ＨＭＡＴＬ
が常にロウ状態にラッチされている。セット動作が起こ
りうる唯一の場合は、ＨＭＡＴＬが論理状態のハイであ
るときにＡＥＰの立ち下がりエツジが発生する場合であ
る。これは、ＢＥＰの立ち下がりエツジの前に起こる必
要がある。

第８図ｆは、ＡＥＰとＢＥＰの立ち下がりエツジが同時
に起こり、これら立ち下がりエツジが発生する前の差の
値が１０２４である場合を示している。

ＡＥＰとＢＥＰの立ち下がりエツジでは、差の値がやは
り１０２４である。従って、ＣＭＰは、両方のルスの立
ち下がりエツジの前と後でロウにとどまる。ＢＥＰがロ
ウになるため、ＨＭＡＴＬＯ値は強制的にロウにされ、
このロウ状態がラッチ１９２にラッチされる。さらに、
ＨＭＡＴＵもやはりＢＥＰの立ち下がりエツジで強制的
にロウにされる。

従って、フラグは論理状態のハイでリセット状態にとど
まる。フラグをロウ状態にリセットすることのできる唯
一の場合は、ＡＥＰの立ち下がりエツジがＢＥＰの立ち
下がりエツジの直前に起こり、論理状態のハイがＨＭＡ
ＴＬにラッチされる場合である。しかし、このことが実
際に起こる場合には、フラグは、第８図ｄに示したよう
にＡＥＰパルスの終了時にリセットされる。

第８図ｇのタイミングチャートには、ＡＥＰの立ち下が
りエツジがＢＥＰの立ち上がりエツジと同時に起こり、
ＢＥＰの立ち下がりエツジの前の差の値が１０２４であ
る場合が示されている。ＢＥＰがロウになるときには、
差の値が１０２３に変化し、ＣＭＰがハイになる。さら
に、ＨＭＡＴＬが強制的にロウにされ、ＨＭＡＴＵが強
制的にロウにされる。差の値が１０２４となると、ＡＲ
Ｐの立ち下がりエツジによりＣＭＰがロウになる。ＢＥ
Ｐの立ち上がりエツジが同時に起こるため、ＣＭＰがロ
ウでＢＥＰがハイの組み合わせによってＨＭＡＴＵがハ
イになる。ＡＥＰパルスの立ち下がりエツジによって、
ＡＲＰパルスの持続期間中にＨＭＡＴＬの以前のロウ状
態もラッチされる。ＨＭＡＴＬはＡＲＰの立ち上がりエ
ツジでハイになる。従って、フラグが論理状態のロウに
セットされる。

第８図ｈ〜第８図Ｊには、フラグが最初はロウにセット
されていてほぼ一杯の状態を表しており、読み出し動作
と書き込み動作が近接して起こる場合の条件が示されて
いる。第８図りは、ＡＥＰパルスがＢＥＰパルスの直前
に発生する場合である。

最初は、差の値が１０２４であり、この差の値がＡＥＰ
の立ち下がりエツジで１０２３に変化する。ＨＭＡＴＬ
は、差の値が１０２４のときにロウであり、この値がＡ
ＥＰの立ち下がりエツジでラッチ１９２にラッチされる
。ＢＥＰの立ち下がりエツジが発生すると差の値が１０
２３に変化するが、ＣＭＰはハイのままにとどまる。従
って、ＨＭＡＴＬまたはＨＭＡＴＵは状態に変化がなく
常にロウにとどまる。

従って、「半」フラグは決してリセットすることができ
ない。上で説明したように、「半」フラグは、ＡＥＰの
立ち上がりエツジが発生した後に、ＨＭＡＴＵがハイで
あればリセットされる。ＣＭＰは決してロウにならない
ため、ＨＭＡＴＵは常にロウにとどまる。ＨＭＡＴＵが
ロウになるための唯一の条件は、ＢＥＰの立ち下がりエ
ツジがＡＥＰの立ち下がりエツジの直前に発生すること
である。

第８図１には、ＢＥＰの立ち下がりエツジがＡＥＰの立
ち下がりエツジの直前に起こる場合が示されている。Ｂ
ＥＰの立ち下がりエツジが発生するときには、差の値が
１０２５から１０２４に変化し、ＣＭＰがロウになる。

しかし、この間、ＨＭＡＴＵはＢＥＰがロウになるため
に強制的にロウにされる。ＢＥＰがロウになることは、
上で説明したようにＢＥＰパルスの無効化機能の一部で
ある。ＡＥＰの立ち下がりエツジが起こるときには、差
の値が１０２４から１０２５に変化し、ＨＭＡＴＬがロ
ウ状態にラッチされる。ＨＭＡＴＬがロウ状態にラッチ
される理由は、ＢＥＰがロウの間にＢＥＰがＨＭＡＴＬ
を強制的にロウにすることにある。ＡＥＰの立ち下がり
エツジがＢＥＰの立ち上がりエツジの前に起こるため、
「半」フラグはリセットすることができない。リセット
のためには、ＢＥＰの立ち上がりエツジの後にＣＭＰが
ロウになる必要がある。しかし、ＡＥＰの立ち下がりエ
ツジがＢＥＰの立ち上がりエツジの後に起こる場合には
、「半」フラグはハイにリセットされるがＡＥＰの次の
立ち上がりエツジによって「半」フラグがロウ状態にセ
ットされる。この場合、ＨＭＡＴＵはＢＥＰの立ち上が
りエツジによってハイになり、次に論理状態のハイがＡ
ＥＰパルスの間にＨＭＡＴＬにラッチされる。

第８図Ｊには、「半」フラグがロウでほぼ一杯の状態を
示しているときにＡＥＰの立ち下がりエツジがＢＥＰの
立ち上がりエツジと同時に起こる場合が示されている。

この状態では、ＢＥＰの立ち下がりエツジによって差の
値が１０２５から１０２４に変化し、ＣＭＰがロウにな
る。さらに、ＢＥＰの立ち上がりエツジまでＢＥＰに無
効化機能があるためにＨＭＡＴＵが強制的にロウにされ
る。ＨＭＡＴＬは、ＢＥＰの立ち下がりエツジから立ち
上がりエツジまで強制的にロウにされる。この結果、Ａ
ＲＰの立ち下がりエツジでロウ状態がＨＭＡＴＬにラッ
チされるとともに、ＣＭＰがハイにされ、さらに、フラ
グはＡＥＰパルスの間はリセットすることかできないた
めにフラグのリセットが防止される。ＡＥＰの立ち下が
りエツジがＢＥＰの立ち上がりエツジ直後に起こる場合
には、ＨＭＡＴＵはハイになり、フラグをリセットする
。しかし、ＡＥＰの立ち上がりエツジが起こると直ちに
、論理状態のハイがＨＭＡＴＬにラッチされ、フラグが
リセットされる。この動作においては、ＨＭＡＴＵがロ
ウであり、ＡＥＰがリセット機能を無効化することが重
要である。

上記の動作から、ポインタの間の値の差が第１の所定の
値から次の第２の所定の値に変化するときにフラグのセ
ット／リセットが起こることがわかる。これは、値の増
加または減少である。フラグは、第１の値からの増加が
判明したときにセットされ、第１の値への減少が判明し
たときにリセットされる。初期値からの値の増加は、ま
ず第１に、第１の値が存在していることを判定し、次に
、増加があることを判定することによって判定される。

これは、ＡＥＰ自体の値が増加し、フラグをセットする
のに必要とされる唯一の情報が、第１の値がＡＥＰの立
ち上がりエツジの発生の前に存在しているかどうかであ
るというＡＥＰを利用することによって実現される。フ
ラグのセットの間は、回路の動作を無効化して、内部回
路でちょっとした問題が起こらないようにすることが重
要である。そこで、ＡＥＰによって、可能なあらゆるリ
セット動作と、比較器の動作に起因するあらゆるちょっ
とした問題とが無効化される。比較器の遷移はＡＥＰが
発生するたびごとに、あるいは書き込み動作が実行され
るごとに発生しうるため、差の値がインクリメントされ
るごとにＡＥＰにより無効化機能が実現される。他方、
リセット動作は、差の値が第２の値から第１の値に減少
するときにはいつでも起こる。この判定は、リセット動
作が単に第１の値が存在していることによって起こるこ
とによってなされる。もちろん、上記の好ましい実施例
では１０２４である第１の値は、リセット動作の判定を
行うのに必要とされる時間と比較してより長時間、すな
わち５０ナノ秒の間存在する。

リセット動作により、以前に起こったあらゆるすセット
動作を停止させる無効化動作が実行されるとともに、カ
ウンタと比較器がこの判定を行う前に安定化しているこ
とを確実にする所定の遅延が与えられる。

第６図の回路におけるＢＥＰの無効化機能により、リセ
ット動作とセット動作の間の時間の関係がわかる。セッ
ト動作では、ＡＥＰにより可能なあらゆるリセットが無
効化されて、ＨＭＡＴＬがハイであるかどうかが判定さ
れる。例えば、この期間には、比較器とＢＥＰに対する
任意の動作が無効化され、ハイになるという潜在的な小
さな問題が発生することによりトランジスタ２１８がオ
ンになることが防止される。この目的で、ＡＥＰはパル
ス幅がＢＥＰのパルス幅よりもわずかに広い。

ＡＥＰのパルス幅は、ＨＭＡＴＵがＢＥＰによって無効
にされる時間に対応するようにされている。

この無効化動作のためには３つのインバータ１９０．２
０２とＮＯＲゲート１８８が直列に導入されており、Ａ
ＲＰが直接にＮＡＮＤゲート２１４に入力されるため、
ＮＯＲゲート１５４と３つのインバータ１６４がこの遅
延を相殺する。しかし、リセット動作がＡＥＰパルスの
全期間を通じて無効化され、ＨＭＡＴＵによってリセッ
ト動作が起こらないようにすることが重要である。同様
に、ＢＥＰは、ＢＥＰパルスの間にＨＭＡＴＵを無効化
することによってリセット動作を無効化し、あらゆる進
行中のリセット動作を停止させるのに使用することがで
きる。

好ましい実施例についてこれまで詳しく説明してきたが
、添付の特許請求の範囲に定義された本発明の精神なら
びに範囲をはずれることなく、本発明に対して様々な変
更、置換、改変を施すことができる。

【図面の簡単な説明】

第１図は、本発明のＦＩＦＯのブロックダイヤグラムで
ある。第２図は、「ほぼ一杯」フラグを発生させるためのフラ
グ論理回路のブロックダイヤグラムである。第３図は、カウンタの論理回路図である。第４図は、ＡＲＰとＢＥＰを発生させるためのパルス発
生回路の論理回路図である。第５図は、フラグ論理回路の論理回路図の一部である。第６図は、フラグをセットおよびリセットするためのフ
ラグ論理回路の出力回路の図である。第７図は、第５図のラッチの詳細な論理回路図である。第８図ａ〜第８図ｊは、フラグ論理回路の動作のタイミ
ングチャートである。（主な参照番号）１０・・デュアルポートメモリアレイ、１２．１４．１
８．２０．２２．２６．３０・・バス、１６・・入カハ
ッファ、２０・・出力ハッファ、２４・・入力アドレス
ポインタ、２８・・出力アドレスポインタ、３２・・書き込み制御回路、３４・・読み出し制御回路、３６・・フラグ論理回路、３８．４０．４２．５０．５６．５８・・ライン、４４
．４６・・カウンタ、　　４８・・比較回路、５２・・
フラグ論理ブロック、５４・・フリップフロップ、６０．６８．８２．１０６．１６４．１９０．１９４．
１９６．２０２．２２２・・インバータ、６２．６４．６６．７２．７４．７６．７８．８０．８
６．８８．９ｏ、９２．１００．１０４．１１４．１２
４．１４２．１４８．１５０．１６２．１７０．１７４
．１７６．１７８．１８２．１８６．２０４．２１４・
　・ＮＡＮＤゲート、７０．８４．１０８．１１０．１１２．１３０．１５２
．１５４．１７２．１８４．１８８・　・ＮＯＲゲート
、９６．９８．１０２．１２０．１６８、・・排他的ＮＯ
Ｒゲート、９４・・論理ブロック、１１６．１６７．２２４・・トランスファーゲート、１
１８．１６６．１９２．２２０．２２６・・ラッチ、１
２２．１２８．１３２．１４０．１４６．１５６．１６
０．２１８．２２８・・Ｎチャネルトランジスタ、１２６．１３４．１４４．１５８．２１０・・Ｐチャネ
ルトランジスタ、１８０・・排他的ＯＲゲート、１９８．２００・・端子、２１２・・出力ノード

Claims

【特許請求の範囲】

（１）ＦＩＦＯ用の「ほぼ一杯」フラグであって、−Ｆ
ＩＦＯから情報を読み出すためにＦＩＦＯ内でのロケー
ションを決定するために、外部読み出し信号の印加に応
答して各読み出し動作ごとにインクリメントされる読み
出しポインタと、−ＦＩＦＯに情報を書き込むためにＦ
ＩＦＯ内でのロケーションを決定するために、外部書き
込み信号の印加に応答して各書き込み動作ごとにインク
リメントされる書き込みポインタと、 −読み出しポインタおよび書き込みポインタの近似度を
決定して、読み出しポインタおよび書き込みポインタの
間に所定の差があるときに比較信号を出力し、この比較
信号を発生したときに第１の論理状態から第２の論理状
態に遷移するカウンタ手段と、 −外部書き込み信号の印加の結果として読み出しポイン
タおよび書き込みポインタの近似度が変化したことに応
答して上記カウンタ手段の出力が上記第２の論理状態か
ら上記第１の論理状態に変化するときを判定してセット
信号を発生するセット手段と、 −上記比較信号が存在しているときを判定し、この比較
信号に応答してリセット信号を発生させるリセット手段
と、 −セット位置とリセット位置を有する「ほぼ一杯」フラ
グとを備え、上記「ほぼ一杯」フラグは、上記セット信号の発生に応
答してセット位置に設定され、上記リセット信号の発生
に応答してリセット位置に設定されることを特徴とする
「ほぼ一杯」フラグ。
（２）上記カウンタ手段が、第１の論理状態から第２の
論理状態に遷移するとき、および第２の論理状態から第
１の論理状態に遷移するときに所定の安定化時間をもっ
ており、 −上記外部書き込み信号の受信後に上記安定化時間より
も長い所定の時間の間上記セット信号の発生を阻止して
上記カウンタ手段を安定化させる第１の無効化手段と、 −上記外部読み出し信号の受信後に上記安定化時間より
も長い第２の所定の時間の間上記リセット信号の発生を
阻止して上記カウンタ手段を安定化させる第２の無効化
手段とをさらに備えることを特徴とする請求項１に記載
の「ほぼ一杯」フラグ。
（３）上記セット手段が、上記外部書き込み信号が受信
されたときに上記比較信号が存在しているかどうかを決
定して、その存在に応答して上記セット信号を発生させ
る手段を備え、上記カウンタ手段の出力の第２の論理状
態から第１への論理状態に変化とは独立にこのセット信
号を発生させることを特徴とする請求項１に記載の「ほ
ぼ一杯」フラグ。
（４）外部読み出し信号の受信後の所定の時間の間リセ
ット信号の発生を禁止する手段をさらに備えることを特
徴とする請求項１または３に記載の「ほぼ一杯」フラグ
。
（５）ＦＩＦＯ用の「ほぼ一杯」フラグであって、−Ｆ
ＩＦＯから情報を読み出すためにＦＩＦＯ内でのロケー
ションを決定するために、外部読み出し信号の受信に応
答して各読み出し動作ごとにインクリメントされる読み
出しポインタと、−ＦＩＦＯに情報を書き込むためにＦ
ＩＦＯ内でのロケーションを決定するために、外部書き
込み信号の受信に応答して各書き込み動作ごとにインク
リメントされる書き込みポインタと、 −上記外部読み出し信号の受信に応答してインクリメン
トされ、上記読み出しポインタの値に対応する第１のカ
ウント値を有する第１のカウンタと、 −上記外部書き込み信号の受信に応答してインクリメン
トされ、上記書き込みポインタの値に対応する第２のカ
ウント値を有しており、第１のカウント値と第２のカウ
ント値の差が読み出しポインタと書き込みポインタの近
似度に対応するようにされている第２のカウンタと、 −第１のカウント値を第２のカウント値と比較して、両
者の間に所定の差がある場合に第２の論理状態にある比
較信号を出力し、この比較信号が発生されない場合には
、この比較信号が第１の論理状態にされ、出力が第２の
論理状態になる比較手段と、 −上記外部書き込み信号を受信したときに上記比較信号
の存在に応答してセット信号を発生させるセット手段と
、 −上記比較信号の存在に応答してリセット信号を発生さ
せるリセット手段と、 −上記外部読み出し信号を受信した後の所定の時間の間
上記リセット手段がリセット信号を発生するのを禁止し
て、上記比較手段が上記比較信号を第１の論理状態から
第２の論理状態に遷移させる近くに上記リセット信号が
発生されるのを防止する無効化手段と、 −上記セット信号が発生したときにはセット位置に設定
され、上記リセット信号の発生に応答してリセット位置
に設定されるフラグとを備えることを特徴とする「ほぼ一杯」フラグ。
（６）上記セット手段が、 −上記比較手段の出力に接続されたデータ入力を有して
おり、上記外部書き込み信号の受信に応答して比較回路
の出力の論理状態を出力にラッチするラッチと、 −第１の入力と、第２の入力と、出力とを備えており、
ＡＮＤ論理機能を実行するＡＮＤゲートと、 −上記外部書き込み信号の受信に応答してパルス幅が第
２の所定の持続期間となっている書き込みパルスを発生
させ、この書き込みパルスは上記ＡＮＤゲートの１つの
入力に入力されるとともに、上記ラッチを制御して上記
比較回路の出力の論理状態を上記ＡＮＤゲートの他方の
入力にラッチさせるパルス発生手段とを備え、上記ＡＮＤゲートの出力が、上記比較回路の出力に応答
して書き込みパルスのパルス幅の間だけ発生し、書き込
みパルスの開始時に第１の論理状態にある上記リセット
信号を発生することを特徴とする請求項５に記載の「ほ
ぼ一杯」フラグ。
（７）上記リセット信号の発生が上記書き込みパルスの
間は禁止されることを特徴とする請求項６に記載の「ほ
ぼ一杯」フラグ。
（８）上記無効化手段が、上記所定の時間の間上記リセ
ット信号の発生を禁止することを特徴とする請求項５に
記載の「ほぼ一杯」フラグ。
（９）上記比較手段および第１と第２のカウンタが、第
１と第２の論理状態の間で遷移するための所定の安定化
時間をもっており、上記無効化手段の上記所定の時間が
上記安定化時間よりも長いことを特徴とする請求項５に
記載の「ほぼ一杯」フラグ。
（１０）ＦＩＦＯのほぼ一杯の状態を示す方法であって
、 −ＦＩＦＯから情報を読み出すためにＦＩＦＯのロケー
ションを決定する読み出しポインタを設け、この読み出
しポインタを、外部読み出し信号の受信に応答して各読
み出し動作ごとにインクリメントし、 −ＦＩＦＯに情報を書き込むためにＦＩＦＯのロケーシ
ョンを決定する書き込みポインタを設け、この書き込み
ポインタを、外部書き込み信号の受信に応答して各書き
込み動作ごとにインクリメントし、 −読み出しポインタと書き込みポインタの差を決定し、
比較信号を制御して、この差が所定の近似値に等しい場
合には第１の論理状態から第２の論理状態に変化させ、
この差が所定の近似値とは異なっている場合には第２の
論理状態から第１の論理状態に変化させ、 −上記外部書き込み信号が受信されたときに、第２の論
理状態にある上記比較信号に応答してセット信号を発生
させ、 −第２の論理状態にある上記比較信号に応答してリセッ
ト信号を発生させ、 −上記外部読み出し信号の受信後、所定の期間の間上記
リセット信号の発生を禁止して、上記比較信号が第１の
論理状態から第２の論理状態に遷移するときに上記リセ
ット信号が発生されるのを防止し、 −上記セット信号が発生したときにはフラグをセット位
置に設定し、上記リセット信号の発生に応答してこのフ
ラグをリセット位置に再設定する動作を含むことを特徴
とする方法。
（１１）近似値を決定する上記段階が、 −上記外部読み出し信号の受信に応答して、上記読み出
しポインタの値に対応する第１のカウント値を有する第
１のカウンタをインクリメントし、−上記外部書き込み
信号の受信に応答して、上記書き込みポインタの値に対
応する第２のカウント値を有する第２のカウンタをイン
クリメントし、−上記第１と第２のカウント値を比較し
、上記読み出しポインタと上記書き込みポインタの近似
度が所定の近似値に等しい場合に第２の論理状態にある
上記比較信号を出力する動作を含むことを特徴とする請
求項１０に記載の方法。