JPH0271335A - 集積回路 - Google Patents
集積回路Info
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- JPH0271335A JPH0271335A JP1159293A JP15929389A JPH0271335A JP H0271335 A JPH0271335 A JP H0271335A JP 1159293 A JP1159293 A JP 1159293A JP 15929389 A JP15929389 A JP 15929389A JP H0271335 A JPH0271335 A JP H0271335A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、プログラマブル・ロジック・デバイス（ＰＬ
Ｄ）等のプログラマブルな回路を含む集積回路に関する
ものである。
Ｄ）等のプログラマブルな回路を含む集積回路に関する
ものである。
【従来の技術）
従来より、ユーザがプログラミングにより所望の回路を
手元で実現する集積口Ｆ！＠（ＩＣ）として、ＰＬＤ（
プログラマブル・ロジック・デバイス）等が知られてい
る。これらのプログラマブルな集積回路では、論理仕轢
や回路等のプログラム・データを保持する必要があるた
め、記憶素子としてＥＰＲＯＭ （イレーザブル・プロ
グラマブル・リード・オンリ・メモリ）やＥＥＰＲＯＭ
（エレクトリック・イレーザブル・１０クラマブル・
リード・オンリ・メモリ）等の不揮発性記憶素子を用い
た回路を論理回路中に内蔵するしのがある。その例とし
ては、ＩＥＥＥ ＪＯＵＲＮＡＬ ０ＦＳＯＬＩＤ
−３ＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ、５Ｃ−２
１，Ｎｏ、５ ０ＣＴＯＢＥＲ１９８６ Ｐ７６６〜
Ｐ７７３に述べられている。 又、他のプログラマブルな集積回路では、プログラム・
データを保持する記憶素子としてＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）等の揮発性記憶素子
を内蔵し、電源投入時又は必要時に外付けした記憶専用
ＩＣのＥＰＲＯＭ’？ＥＥＰＲＯＭからプログラム・デ
ータを内蔵の揮発性記憶素子に転送する構成としたもの
もある。 【発明が達成しようとする課Ｍ】 しかしながら、上記従来の技術における不揮発性記憶素
子を内蔵するプログラマブルな集積回路では、集積度が
低下することが問題点となっていて、集積度の向上を図
ることが課題となっていた。 即ち、プログラム・データの保持用にＥＰＲＯＭ等の不
揮発性記憶素子を論理回路に中に集積化した場合には、
プログラム・データを書き込む際に書き込み電圧として
高電圧をかけるなめ、回路素子の破壊やラッチアップ等
の問題から論理回路と不揮発性記憶素子とを引き離す必
要があり、論理回路自体の集積度の低下が避けられなか
った。このため、不揮発性記憶素子が論理回路中に集積
化できるのは、ＰＬＡ（プログラマブル・ロジック・ア
レイ）等の極少い例に限られていた。又、揮発性記憶素
子を論理回路中に内蔵する場合には、上記のような書き
込み時の問題はないので、その論理回路自体の集積度が
低下することはないが、外付けの不揮発性記憶素子を必
要とすることから、ＩＣを実装するボードレベルの集積
度が低下することになる。 このような問題点を解決するものとして、特開昭６４−
７８０２３で、揮発性記憶素子とは別体の不揮発性記憶
素子を集積回路内に設けることが提案されているが、外
部から揮発性記憶素子にプログラム・データを直接転送
することができず、−々、不揮発性記憶素子にプログラ
ム・データを記憶させる必要があり、特に、出荷検査や
インサーキットエミュレーション等の回路評価時に使い
難く、不経済であった。 本発明は、上記従来の問題点を解決するなめに創案され
たもので、プログラマブルな回路を含むと共に、そのプ
ログラム・データを保持する不揮発性記憶素子を内蔵し
ながら、集積度の向上が図れ、更に、出荷検査やインサ
ーキットエミュレーション等の回路評価時にプログラム
・データの変更が容易で、使い易く、経済的な集積回路
を提供することを課題とする。
手元で実現する集積口Ｆ！＠（ＩＣ）として、ＰＬＤ（
プログラマブル・ロジック・デバイス）等が知られてい
る。これらのプログラマブルな集積回路では、論理仕轢
や回路等のプログラム・データを保持する必要があるた
め、記憶素子としてＥＰＲＯＭ （イレーザブル・プロ
グラマブル・リード・オンリ・メモリ）やＥＥＰＲＯＭ
（エレクトリック・イレーザブル・１０クラマブル・
リード・オンリ・メモリ）等の不揮発性記憶素子を用い
た回路を論理回路中に内蔵するしのがある。その例とし
ては、ＩＥＥＥ ＪＯＵＲＮＡＬ ０ＦＳＯＬＩＤ
−３ＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ、５Ｃ−２
１，Ｎｏ、５ ０ＣＴＯＢＥＲ１９８６ Ｐ７６６〜
Ｐ７７３に述べられている。 又、他のプログラマブルな集積回路では、プログラム・
データを保持する記憶素子としてＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）等の揮発性記憶素子
を内蔵し、電源投入時又は必要時に外付けした記憶専用
ＩＣのＥＰＲＯＭ’？ＥＥＰＲＯＭからプログラム・デ
ータを内蔵の揮発性記憶素子に転送する構成としたもの
もある。 【発明が達成しようとする課Ｍ】 しかしながら、上記従来の技術における不揮発性記憶素
子を内蔵するプログラマブルな集積回路では、集積度が
低下することが問題点となっていて、集積度の向上を図
ることが課題となっていた。 即ち、プログラム・データの保持用にＥＰＲＯＭ等の不
揮発性記憶素子を論理回路に中に集積化した場合には、
プログラム・データを書き込む際に書き込み電圧として
高電圧をかけるなめ、回路素子の破壊やラッチアップ等
の問題から論理回路と不揮発性記憶素子とを引き離す必
要があり、論理回路自体の集積度の低下が避けられなか
った。このため、不揮発性記憶素子が論理回路中に集積
化できるのは、ＰＬＡ（プログラマブル・ロジック・ア
レイ）等の極少い例に限られていた。又、揮発性記憶素
子を論理回路中に内蔵する場合には、上記のような書き
込み時の問題はないので、その論理回路自体の集積度が
低下することはないが、外付けの不揮発性記憶素子を必
要とすることから、ＩＣを実装するボードレベルの集積
度が低下することになる。 このような問題点を解決するものとして、特開昭６４−
７８０２３で、揮発性記憶素子とは別体の不揮発性記憶
素子を集積回路内に設けることが提案されているが、外
部から揮発性記憶素子にプログラム・データを直接転送
することができず、−々、不揮発性記憶素子にプログラ
ム・データを記憶させる必要があり、特に、出荷検査や
インサーキットエミュレーション等の回路評価時に使い
難く、不経済であった。 本発明は、上記従来の問題点を解決するなめに創案され
たもので、プログラマブルな回路を含むと共に、そのプ
ログラム・データを保持する不揮発性記憶素子を内蔵し
ながら、集積度の向上が図れ、更に、出荷検査やインサ
ーキットエミュレーション等の回路評価時にプログラム
・データの変更が容易で、使い易く、経済的な集積回路
を提供することを課題とする。
本発明は、集積回路において、１つのチップ上のプログ
ラマブルな回路内にその回路のプログラム・データを保
持する揮発性の記憶素子を配置し、前記チップ上であっ
て前記プログラマブルな回路外に前記プログラム・デー
タを外部から書き込み可能な不揮発性の記憶素子を配置
し、切換えにより、前記不揮発性の記憶素子に書き込ま
れたプログラム・データ、又は、外部に提供された端子
から供給されるプログラム・データを前記揮発性の記憶
素子に転送する手段を設けることにより、前記課題を達
成したものである。 更に、前記プログラム・データを転送する手段に、前記
揮発性の記憶素子に保持されたプログラム・データを、
前記不揮発性の記憶素子に転送する回路を設けたもので
ある。
ラマブルな回路内にその回路のプログラム・データを保
持する揮発性の記憶素子を配置し、前記チップ上であっ
て前記プログラマブルな回路外に前記プログラム・デー
タを外部から書き込み可能な不揮発性の記憶素子を配置
し、切換えにより、前記不揮発性の記憶素子に書き込ま
れたプログラム・データ、又は、外部に提供された端子
から供給されるプログラム・データを前記揮発性の記憶
素子に転送する手段を設けることにより、前記課題を達
成したものである。 更に、前記プログラム・データを転送する手段に、前記
揮発性の記憶素子に保持されたプログラム・データを、
前記不揮発性の記憶素子に転送する回路を設けたもので
ある。
本発明は、プログラマブルな回路を含むと共に不揮発性
記憶素子を内蔵する集積回路において、集積度を低下さ
せる原因がプログラマブルな回路内に書き込み時に高電
圧をかけなければならない不揮発性記憶素子を内蔵する
結果子ずることに留意し、プログラマブルな回路内には
これらの不揮発性記憶素子に代えて揮発性記憶素子を配
置し、不揮発性記憶素子は同一チップ上のプログラマブ
ルな回路外に配置して、必要時に回路内の揮発性記憶素
子にプログラム・データを転送することにより、従来と
同様以上の性能を維持しつつ、プログラマブルな回路内
に高電圧がかかるという集積度低下の原因を取り除いた
ものである。更に、前記不揮発性の記憶素子に書き込ま
れたプログラム・データだけでなく、外部に提供された
端子から供給されるプログラム・データを、前記揮発性
の記憶素子に直接転送可能としているので、プログラム
・データの変更が容易であるたけでなく、出荷検査やイ
ンサーキットエミュレーション等の回路評価時には、不
揮発性の記憶素子に一々プログラム・データを記憶させ
ることなく、回路を評価することができるので、使い易
く、経済的である。 ス、前記プログラム・データを転送する手段に、前記揮
発性の記憶素子に保持されたプログラム・データを、前
記不揮発性の記憶素子に転送する回路を設けた場合は、
出荷検査やインサーキットエミュレーション等の回路評
価時に揮発性の記憶素子に記憶して、評価、決定した回
路のプログラム・データを、オンボードでそのまま不揮
発性の記憶素子に書き込むことができ、書き込み作業を
迅速且つ容易に行うことができ、設計、検査効率が良い
。
記憶素子を内蔵する集積回路において、集積度を低下さ
せる原因がプログラマブルな回路内に書き込み時に高電
圧をかけなければならない不揮発性記憶素子を内蔵する
結果子ずることに留意し、プログラマブルな回路内には
これらの不揮発性記憶素子に代えて揮発性記憶素子を配
置し、不揮発性記憶素子は同一チップ上のプログラマブ
ルな回路外に配置して、必要時に回路内の揮発性記憶素
子にプログラム・データを転送することにより、従来と
同様以上の性能を維持しつつ、プログラマブルな回路内
に高電圧がかかるという集積度低下の原因を取り除いた
ものである。更に、前記不揮発性の記憶素子に書き込ま
れたプログラム・データだけでなく、外部に提供された
端子から供給されるプログラム・データを、前記揮発性
の記憶素子に直接転送可能としているので、プログラム
・データの変更が容易であるたけでなく、出荷検査やイ
ンサーキットエミュレーション等の回路評価時には、不
揮発性の記憶素子に一々プログラム・データを記憶させ
ることなく、回路を評価することができるので、使い易
く、経済的である。 ス、前記プログラム・データを転送する手段に、前記揮
発性の記憶素子に保持されたプログラム・データを、前
記不揮発性の記憶素子に転送する回路を設けた場合は、
出荷検査やインサーキットエミュレーション等の回路評
価時に揮発性の記憶素子に記憶して、評価、決定した回
路のプログラム・データを、オンボードでそのまま不揮
発性の記憶素子に書き込むことができ、書き込み作業を
迅速且つ容易に行うことができ、設計、検査効率が良い
。
【実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。 第１図は本発明の集積回路の第１実施例の構成を示すブ
ロック図である０本実施例は、プログラマブル論理回路
１と、この回路１内部の必要な個所に配置したＳＲＡＭ
２と、プログラマブル論理回路１の外部に同一チップ上
でまとめて配置しなＥＰＲＯＭ３と、必要時例えば電源
投入時等にＥＰＲＯＭ３に書き込まれたプログラマブル
論理回路１の論理仕様やセレクタ等の回路のプログラム
・データをプログラマブル論理回路１内のＳＲＡＭに転
送する転送回路４等を有している６図では省略している
が、当然にＥＰＲＯＭ３の書き込み回路も設けられてい
る。 転送回路４は、タロツク源４１とこのクロックを分周す
る分周回路４２と、その分周されたクロックをカウント
して、そのタロツクに同期したアドレスを発生するカウ
ンタ４３と、そのアドレスを読み出し用のアドレスとし
てデコードし、ＥＰＲＯＭ３のワード線を選択するデコ
ーダ４４と、同じくカウンタ４３のアドレスを書き込み
用アドレスとしてデコードし、ＳＲＡＭ２のワード線を
選択するデコーダ４５と、ＥＰＲＯＭ３のデータを前記
のタロツクに同期して読み出すセンス回路４６と、セン
ス回路４６から読み出されたプログラム・データ又は外
部に提供された外部端子５から入力されるプログラム・
データのいずれかを外部入力の制御信号Ｘの指示により
選択してＳＲＡＭ２のビット線をドライブする入力スイ
ッチ及び書き込み回路４７とからなる。 上記構成において、タロツク源４１や分周回路４２等を
省略し、本集積回路が必要とするクロックは外部より与
えるようにしてもよい、又、不揮発性記憶素子の構成に
よっては、センス回路４６を省略できる場合も考えられ
る。 以上のようにした第１実施例の作用を述べる。 本実施例は、同一チップ上において不揮発性記憶素子の
例であるＥＰＲＯＭ３をプログラマブル論理回路１とは
別のブロックとして、そのプログラマブル論理回路１の
外部へ配置し、ＥＰＲＯＭ３の書き込み時にプログラマ
ブル論理回路１へ高電圧がかからないようにする。一方
、論理仕様等のプログラム・データを保持する記憶素子
は、読み出し速度や配線の引き回し等からできるだけプ
ログラマブル論理回路１内の必要な部分へ配置オるのが
望ましい、従って、本実施例では、そのような性能を損
うことのないように、揮発性記憶素子の例であるＳＲＡ
Ｍ２をそれらの部分へ配置し、電源投入時等、必要時に
プログラム・データを転送回路４によってＥＰＲＯＭ３
からＳＲＡＭ２へ同一クロックに同期させて転送できる
ようにする。 以上の結果、プログラマブル論理回路１は、高電圧がか
かるなめに回路間を引き離さなければならないという回
路配置上の制約が取り除かれ、ＳＲＡＭ２が増えたこと
による面積増加を相殺して、且つそれを上回る集積度の
向上が図れる。ス、転送回路が内蔵されることから、容
易に外部からのプログラム・データの転送も可能になる
。このことは、工作機械の制御等に使用される場合にお
いて、加工状況に応じてプログラム・データを変更する
ために、フロッピーディスク等の記憶資源を利用したい
場合に、１つの集積回路でいずれの用途にも使えるよう
になり、好適である。 次に、第２図を参照して、本発明の第２実施例を詳細に
説明する。 この第２実施例は、第１実施例と同様の集積回路におい
て、その転送回路４内に、更に、ＳＲＡＭ２に保持され
たプログラム・データをＥＰＲＯＭ３に転送するための
、センス回路５０、入力スイッチ及び書き込み回路５１
、及び、昇圧図Ｆ！＠５２を設けたものである。 他の点については、第１実施例と同様であるので、詳細
な説明は省略する。 本実施例においては、ＳＲＡＭ２に保持されたプログラ
ム・データをＥＰＲＯＭ３に転送することが可能となる
ので、出荷検査やインサーキットエミュレーション等の
回路評価時に、−々ＥＰＲＯＭ３を使用することなく、
開発ツール等を用いて外部から直接ＳＲＡＭ２に記憶し
て、評価、決定した回路のプログラム・データを、デバ
ッグ終了と同時にオンボードでそのままＥＰＲＯＭ３に
書き込むことができる。従って、書き込み作業を迅速且
つ容易に行うことができ、設計、検査効率が良い。 なお、前記実施例においては、いずれも、本発明がＰＬ
Ｄに適用されていたが、本発明の適用対象はＰＬＤに限
らず、プログラマブルなデジタル・シグナル・プロセッ
サ等の種々のプログラマブルな回路を含む集積回路に適
用することができる。 【発明の効果】 以上の説明で明らかなように、本発明の集積回路によれ
ば、以下のような効果が得られる。 （１）集積度低下の原因となる不揮発性記憶素子をプロ
グラマブルな回路とは別のブロックとしてレイアウトす
るため、集積回路全体と共にプログラマブルな回路の集
積度が向上し、それに伴い回路間の容量等が小さくなっ
て高速化できる等、性能向上が期待できる。 （２）外部からのプログラム・データの転送機能を含む
転送回路が内蔵されるため、実使用時には固定的な論理
回路として使用する目的で、論理仕様等のプログラム・
データを不揮発に記憶するタイプのプログラマブルな集
積回路と、実使用時にも可変な論理回路として使用する
目的で論理仕様等のプログラム・データを磁気記憶媒体
等に記憶するタイプのプログラマブルな集積回路が１つ
で兼用できる。更に、出荷検査やインサーキットエミュ
レーション等の回路評価時には、−々不揮発性の記憶素
子にプログラム・データを記憶させることなく、回路を
評価、決定することができるので、使い易く、経済的で
ある。
。 第１図は本発明の集積回路の第１実施例の構成を示すブ
ロック図である０本実施例は、プログラマブル論理回路
１と、この回路１内部の必要な個所に配置したＳＲＡＭ
２と、プログラマブル論理回路１の外部に同一チップ上
でまとめて配置しなＥＰＲＯＭ３と、必要時例えば電源
投入時等にＥＰＲＯＭ３に書き込まれたプログラマブル
論理回路１の論理仕様やセレクタ等の回路のプログラム
・データをプログラマブル論理回路１内のＳＲＡＭに転
送する転送回路４等を有している６図では省略している
が、当然にＥＰＲＯＭ３の書き込み回路も設けられてい
る。 転送回路４は、タロツク源４１とこのクロックを分周す
る分周回路４２と、その分周されたクロックをカウント
して、そのタロツクに同期したアドレスを発生するカウ
ンタ４３と、そのアドレスを読み出し用のアドレスとし
てデコードし、ＥＰＲＯＭ３のワード線を選択するデコ
ーダ４４と、同じくカウンタ４３のアドレスを書き込み
用アドレスとしてデコードし、ＳＲＡＭ２のワード線を
選択するデコーダ４５と、ＥＰＲＯＭ３のデータを前記
のタロツクに同期して読み出すセンス回路４６と、セン
ス回路４６から読み出されたプログラム・データ又は外
部に提供された外部端子５から入力されるプログラム・
データのいずれかを外部入力の制御信号Ｘの指示により
選択してＳＲＡＭ２のビット線をドライブする入力スイ
ッチ及び書き込み回路４７とからなる。 上記構成において、タロツク源４１や分周回路４２等を
省略し、本集積回路が必要とするクロックは外部より与
えるようにしてもよい、又、不揮発性記憶素子の構成に
よっては、センス回路４６を省略できる場合も考えられ
る。 以上のようにした第１実施例の作用を述べる。 本実施例は、同一チップ上において不揮発性記憶素子の
例であるＥＰＲＯＭ３をプログラマブル論理回路１とは
別のブロックとして、そのプログラマブル論理回路１の
外部へ配置し、ＥＰＲＯＭ３の書き込み時にプログラマ
ブル論理回路１へ高電圧がかからないようにする。一方
、論理仕様等のプログラム・データを保持する記憶素子
は、読み出し速度や配線の引き回し等からできるだけプ
ログラマブル論理回路１内の必要な部分へ配置オるのが
望ましい、従って、本実施例では、そのような性能を損
うことのないように、揮発性記憶素子の例であるＳＲＡ
Ｍ２をそれらの部分へ配置し、電源投入時等、必要時に
プログラム・データを転送回路４によってＥＰＲＯＭ３
からＳＲＡＭ２へ同一クロックに同期させて転送できる
ようにする。 以上の結果、プログラマブル論理回路１は、高電圧がか
かるなめに回路間を引き離さなければならないという回
路配置上の制約が取り除かれ、ＳＲＡＭ２が増えたこと
による面積増加を相殺して、且つそれを上回る集積度の
向上が図れる。ス、転送回路が内蔵されることから、容
易に外部からのプログラム・データの転送も可能になる
。このことは、工作機械の制御等に使用される場合にお
いて、加工状況に応じてプログラム・データを変更する
ために、フロッピーディスク等の記憶資源を利用したい
場合に、１つの集積回路でいずれの用途にも使えるよう
になり、好適である。 次に、第２図を参照して、本発明の第２実施例を詳細に
説明する。 この第２実施例は、第１実施例と同様の集積回路におい
て、その転送回路４内に、更に、ＳＲＡＭ２に保持され
たプログラム・データをＥＰＲＯＭ３に転送するための
、センス回路５０、入力スイッチ及び書き込み回路５１
、及び、昇圧図Ｆ！＠５２を設けたものである。 他の点については、第１実施例と同様であるので、詳細
な説明は省略する。 本実施例においては、ＳＲＡＭ２に保持されたプログラ
ム・データをＥＰＲＯＭ３に転送することが可能となる
ので、出荷検査やインサーキットエミュレーション等の
回路評価時に、−々ＥＰＲＯＭ３を使用することなく、
開発ツール等を用いて外部から直接ＳＲＡＭ２に記憶し
て、評価、決定した回路のプログラム・データを、デバ
ッグ終了と同時にオンボードでそのままＥＰＲＯＭ３に
書き込むことができる。従って、書き込み作業を迅速且
つ容易に行うことができ、設計、検査効率が良い。 なお、前記実施例においては、いずれも、本発明がＰＬ
Ｄに適用されていたが、本発明の適用対象はＰＬＤに限
らず、プログラマブルなデジタル・シグナル・プロセッ
サ等の種々のプログラマブルな回路を含む集積回路に適
用することができる。 【発明の効果】 以上の説明で明らかなように、本発明の集積回路によれ
ば、以下のような効果が得られる。 （１）集積度低下の原因となる不揮発性記憶素子をプロ
グラマブルな回路とは別のブロックとしてレイアウトす
るため、集積回路全体と共にプログラマブルな回路の集
積度が向上し、それに伴い回路間の容量等が小さくなっ
て高速化できる等、性能向上が期待できる。 （２）外部からのプログラム・データの転送機能を含む
転送回路が内蔵されるため、実使用時には固定的な論理
回路として使用する目的で、論理仕様等のプログラム・
データを不揮発に記憶するタイプのプログラマブルな集
積回路と、実使用時にも可変な論理回路として使用する
目的で論理仕様等のプログラム・データを磁気記憶媒体
等に記憶するタイプのプログラマブルな集積回路が１つ
で兼用できる。更に、出荷検査やインサーキットエミュ
レーション等の回路評価時には、−々不揮発性の記憶素
子にプログラム・データを記憶させることなく、回路を
評価、決定することができるので、使い易く、経済的で
ある。
第１図は、本発明の集積回路の第１実施例の構成を示す
ブロック線図、 第２図は、本発明の第２実施例の構成を示すブロック線
図である。 １・・・プログラマブル論理回路、 ２・・・ＳＲＡＭ、 ３・・・ＥＰＲＯＭ。 ４・・・転送回路、 ５・・・外部端子、４７
．５１・・・入力スイッチ及び書き込み回路。
ブロック線図、 第２図は、本発明の第２実施例の構成を示すブロック線
図である。 １・・・プログラマブル論理回路、 ２・・・ＳＲＡＭ、 ３・・・ＥＰＲＯＭ。 ４・・・転送回路、 ５・・・外部端子、４７
．５１・・・入力スイッチ及び書き込み回路。
Claims (2)
- （１）１つのチップ上のプログラマブルな回路内にその
回路のプログラム・データを保持する揮発性の記憶素子
を配置し、 前記チップ上であつて前記プログラマブルな回路外に前
記プログラム・データを外部から書き込み可能な不揮発
性の記憶素子を配置し、 切換えにより、前記不揮発性の記憶素子に書き込まれた
プログラム・データ、又は、外部に提供された端子から
供給されるプログラム・データを前記揮発性の記憶素子
に転送する手段を設けたことを特徴とする集積回路。 - （２）請求項１記載の集積回路において、前記プログラ
ム・データを転送する手段が、前記揮発性の記憶素子に
保持されたプログラム・データを、前記不揮発性の記憶
素子に転送する回路を含むことを特徴とする集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900001607A KR910001981A (ko) | 1988-06-23 | 1990-02-09 | 프로그램 가능한 회로를 포함하는 집적회로 |
| CA002010122A CA2010122A1 (en) | 1989-06-21 | 1990-02-15 | Integrated circuit including programmable circuit |
| US07/480,890 US5058074A (en) | 1989-06-21 | 1990-02-16 | Integrated circuit including programmable circuit |
| EP90301784A EP0406996A1 (en) | 1989-06-21 | 1990-02-20 | Integrated circuit including programmable circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15572188 | 1988-06-23 | ||
| JP63-155721 | 1988-06-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271335A true JPH0271335A (ja) | 1990-03-09 |
Family
ID=15612031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159293A Pending JPH0271335A (ja) | 1988-06-23 | 1989-06-21 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0271335A (ja) |
| KR (1) | KR910001981A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5042790A (en) * | 1990-02-16 | 1991-08-27 | Xerox Corporation | Toggled switch for use in a sheet feed apparatus |
| JPH09319645A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 不揮発性半導体記憶装置 |
-
1989
- 1989-06-21 JP JP1159293A patent/JPH0271335A/ja active Pending
-
1990
- 1990-02-09 KR KR1019900001607A patent/KR910001981A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5042790A (en) * | 1990-02-16 | 1991-08-27 | Xerox Corporation | Toggled switch for use in a sheet feed apparatus |
| JPH09319645A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 不揮発性半導体記憶装置 |
| US6189081B1 (en) | 1996-05-24 | 2001-02-13 | Nec Corporation | Non-volatile semiconductor storage with memory requirement and availability comparison means and method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910001981A (ko) | 1991-01-31 |
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