JPH0269961A - Package for semiconductor chip - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、絶縁材料で構成され一部がメタライズされた
、半導体チップを収容するための、パッケージに関する
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a partially metallized package made of insulating material for accommodating a semiconductor chip.
従来の技術
半導体チップを収容するパッケージは、半導体チップを
固定しこれを外部から保護すると同時に、半導体チップ
を外部から絶縁している。また、パッケージには半導体
チップに電力を供給し、信号を入力し出力する電気的接
続手段たる導体が設けられている。BACKGROUND OF THE INVENTION A package that houses a semiconductor chip fixes the semiconductor chip, protects it from the outside, and insulates the semiconductor chip from the outside. Further, the package is provided with a conductor serving as an electrical connection means for supplying power to the semiconductor chip and inputting and outputting signals.
パッケージは通常金属、セラミックあるいはプラスチッ
クで構成され、４つの壁面および１つの底面からなり、
これらの面の内の１つに半導体チップが搭載される。The package is usually constructed of metal, ceramic or plastic and has four walls and a bottom.
A semiconductor chip is mounted on one of these surfaces.
発明が解決しようとする問題点
半導体チップの誤動を防止し、半導体チップが他の機器
の動作に悪影響を及ぼさなくするためには、パッケージ
外部からパッケージ内部への電磁波の流入およびパッケ
ージ内部からの電磁波の漏れを防ぐことが必要であり、
パッケージをシールドすることが必要とされる。Problems to be Solved by the Invention In order to prevent semiconductor chips from malfunctioning and from adversely affecting the operation of other devices, it is necessary to prevent electromagnetic waves from flowing from outside the package into the inside of the package and from inside the package. It is necessary to prevent leakage of electromagnetic waves,
Shielding the package is required.
セラミックパッケージを使用する場合、セラミックは電
磁シールド効果に乏しいため、例えば、パッケージの壁
面に貫通穴を設け、穴の内部に導電性ペーストを充填し
、電磁シールド効果を高めている。壁面に多数の貫通穴
を設けるほど電磁シールド効果は高くなるが、パッケー
ジの機械的強度の低下を招く。When using a ceramic package, since ceramic has poor electromagnetic shielding effect, for example, a through hole is provided in the wall of the package and the inside of the hole is filled with conductive paste to enhance the electromagnetic shielding effect. The greater the number of through holes provided in the wall, the higher the electromagnetic shielding effect, but this leads to a decrease in the mechanical strength of the package.
セラミックパッケージまたはプラスチックパッケージを
用いた場合、入力信号の周波数が高くなると導波管モー
ドの発生を効果的に抑止することができない。パッケー
ジを方形導波管とみなした場合、管内の方形ＴＥ１ｏモ
ードの遮断波長は方形導波管の横幅に比例する。セラミ
ックまたはプラスチックの電磁波の反射係数は金属の反
射係数よりも低いために、金属パッケージとセラミック
またはプラスチックパッケージの横幅が等しい場合、方
形導波管の有効横幅はセラミックまたはプラスチックパ
ッケージの方が大きくなる。即ち、金属パッケージに比
較して、セラミックまたはプラスデックパッケージの方
がより低い周波数で導波管モードを発生する。従って、
入力信号が高周波数である場合、セラミックまたはプラ
スチックパッケージの使用が困難となる。When a ceramic package or a plastic package is used, the generation of waveguide mode cannot be effectively suppressed when the frequency of the input signal becomes high. When the package is regarded as a rectangular waveguide, the cutoff wavelength of the rectangular TE1o mode inside the tube is proportional to the width of the rectangular waveguide. Since the reflection coefficient of electromagnetic waves of ceramic or plastic is lower than that of metal, if the widths of the metal package and the ceramic or plastic package are the same, the effective width of the rectangular waveguide will be larger for the ceramic or plastic package. That is, compared to metal packages, ceramic or plus deck packages generate waveguide modes at lower frequencies. Therefore,
High frequency input signals make it difficult to use ceramic or plastic packages.
パッケージの側壁の全長が入力信号の周波数λの整数倍
となると、側壁内を電磁波が伝播するいわゆるリング共
振が発生する。セラミックパッケージまたはプラスチッ
クパッケージを用いた場合、電磁波が側壁内に閉じ込め
られるために、リング共振を防止することが困難である
。When the total length of the sidewall of the package becomes an integral multiple of the frequency λ of the input signal, so-called ring resonance occurs in which electromagnetic waves propagate within the sidewall. When using ceramic or plastic packages, ring resonance is difficult to prevent because electromagnetic waves are confined within the sidewalls.
また、セラミックパッケージは、いわゆるグリーンシー
トを加工した後それを焼成することによって得られるが
、焼成時のセラミックの収縮の不均一による歪みが発生
しやすく、歪み発生を防止するために、パッケージの形
状や大きさに制限を受ける。Ceramic packages are obtained by processing so-called green sheets and then firing them; however, distortion is likely to occur due to uneven shrinkage of the ceramic during firing, so in order to prevent distortion, the shape of the package must be and size limitations.
金属パッケージを使用する場合、電磁シールド効果は優
れているものの、パッケージ内の導体と金属パッケージ
の間の電気的絶縁を確実に行う必要がある。そのため、
例えば導体と金属パッケージの間にセラミック層を設け
る方法が取られているが、組み立て工程が複雑化し、製
造コス１への上昇を招く。When using a metal package, although the electromagnetic shielding effect is excellent, it is necessary to ensure electrical insulation between the conductor inside the package and the metal package. Therefore,
For example, a method has been adopted in which a ceramic layer is provided between the conductor and the metal package, but this complicates the assembly process and increases the manufacturing cost.
半導体チップと外部の電気回路とを接続するためにパッ
ケージ内部に設けられた信号用の導体がコプレーナ線路
の場合、半導体チップ搭載面のメタライズ部分と外部の
電気回路とが直流的に絶縁されていないと、コプレーナ
線路中にマイクロストリップ線路モードによる不要な伝
搬モードを励振する。更に、コプレーナ線路の長さが入
力信号λに対して（２ｎ ＋１）Ｘ、ｌ／４ （ここ
でｎは整数）と等しくなる場合には、マイクロストリッ
プ線路モードの反射が発生し、コプレーナ線路中の信号
の伝送率の低下を招く。If the signal conductor provided inside the package to connect the semiconductor chip and the external electrical circuit is a coplanar line, the metallized part on the semiconductor chip mounting surface and the external electrical circuit are not DC-insulated. This excites unnecessary propagation modes due to microstrip line modes in the coplanar line. Furthermore, if the length of the coplanar line is equal to (2n + 1)X, l/4 (where n is an integer) for the input signal λ, reflection in the microstrip line mode will occur, and the reflection will occur in the coplanar line. This results in a decrease in the signal transmission rate.
半導体チップまたはパッケージ内部の導体を外部の電気
回路と接続するために、一般にリードフレームが使用さ
れる。リードフレームはパッケージを貫通して支持され
ているために、パッケージの機械的強度に問題が生じる
。また、半導体チップの高密度化によりリード数が増加
することに伴い、リード端子部の高密度化や機械的強度
に問題が生じる。さらにはリード端子がある場合には、
電子部品の高密度化実装を可能にする表面実装技術に対
応できない。Lead frames are commonly used to connect conductors inside a semiconductor chip or package to external electrical circuitry. Since the lead frame is supported through the package, there is a problem with the mechanical strength of the package. Further, as the number of leads increases due to higher density of semiconductor chips, problems arise with higher density and mechanical strength of lead terminal portions. Furthermore, if there is a lead terminal,
It cannot support surface mounting technology that enables high-density mounting of electronic components.
本発明の目的は、電磁シールド効果に優れ、各種の不要
なモードの発生を防止し、製造コストの低い半導体チッ
プ用のパッケージを提供することにある。An object of the present invention is to provide a package for a semiconductor chip that has excellent electromagnetic shielding effects, prevents the occurrence of various unnecessary modes, and is inexpensive to manufacture.
問題点を解決するための手段
本発明のパッケージは、少なくとも壁面と底面とからな
り、半導体チップと外部の電気回路とを電気的に接続す
る手段を有する、半導体チップを収容するためのパッケ
ージであって、壁面および底面が電気的に絶縁性の材料
で構成され、壁面または底面のうちの１つの内面が半導
体チップの搭載面であり、該搭載面またはその裏面の少
なくとも一部がメタライズされており、該搭載面以外の
壁面または底面のうちの少なくとも１つの内面または外
面の少なくとも一部がメタライズされており、該搭載面
のメタライズされた部分と該搭載面以外のメタライズさ
れた部分とが電気的に絶縁されていることを特徴とする
。Means for Solving the Problems The package of the present invention is a package for accommodating a semiconductor chip, which includes at least a wall surface and a bottom surface, and has means for electrically connecting the semiconductor chip and an external electric circuit. The wall surface and the bottom surface are made of an electrically insulating material, the inner surface of one of the wall surface or the bottom surface is a mounting surface for a semiconductor chip, and at least a part of the mounting surface or the back surface thereof is metalized. , at least a part of the inner or outer surface of at least one of the wall surface or the bottom surface other than the mounting surface is metalized, and the metalized portion of the mounting surface and the metalized portion other than the mounting surface are electrically connected. It is characterized by being insulated.
す
半導体チップ搭載面またはその裏面の少なくとも一部が
メタライズされており、さらに該搭載面以外の壁面また
は底面のうちの少なくとも１つの内面または外面の少な
くとも一部がメタライズされているために、本発明のパ
ッケージは電磁シールドに優れる。At least a part of the semiconductor chip mounting surface or the back surface thereof is metallized, and at least a part of the inner or outer surface of at least one of the wall surfaces or the bottom surface other than the mounting surface is metallized. The package has excellent electromagnetic shielding.
また、パッケージがメタライズされているために、電磁
波の反射係数が金属の値に近くなり、導波管モードの発
生する周波数をメタライズされていないセラミックパッ
ケージ等と比較して高くすることができる。Furthermore, since the package is metallized, the reflection coefficient of electromagnetic waves is close to the value of metal, and the frequency at which the waveguide mode occurs can be made higher than that of a non-metalized ceramic package or the like.
また、半導体チップ搭載面のメタライズされた部分と該
搭載面以外のメタライズされた部分および外部の電気回
路とが電気的に絶縁されているために、不要なモードの
発生が防止できる。Further, since the metallized portion of the semiconductor chip mounting surface is electrically insulated from the metallized portion other than the mounting surface and the external electric circuit, it is possible to prevent unnecessary modes from occurring.
裏鳳旦 本発明を以下図面に沿って詳細に説明する。Urahodan The present invention will be described in detail below with reference to the drawings.
第１Ａ図および第１Ｂ図は、本発明のメタライズされた
半導体チップ用のパッケージ１の一例を上方および下方
から見た斜視図である。パッケージｌは、４つの壁面ｌ
０１１２．１４．１６と、半導体チップ搭載面である底
面２０とからなる。FIGS. 1A and 1B are perspective views of an example of a package 1 for a metallized semiconductor chip of the present invention, seen from above and below. Package l has 4 walls l
0112.14.16 and a bottom surface 20 which is a semiconductor chip mounting surface.
壁面１０．１２．１４．１６の外面の部分１０Ａ。Portion 10A of the outer surface of wall surface 10.12.14.16.
１２Ａ、１４Ａ、１６Ａと底面２０の内面２０Ａはメタ
ライズされている（斜線で図示する）が、壁面のメタラ
イズ部分と底面のメタライズ部分とは電気的に絶縁され
ている。パッケージには、半導体チップを外部の電気回
路と電気的に接続するための接続手段である、導体２４
と貫通穴２６と電極２８とが設けられている。電気的接
続手段は半導体チップ搭載面のメタライズ部分とは電気
的に絶縁されていなければならない。12A, 14A, 16A and the inner surface 20A of the bottom surface 20 are metallized (indicated by diagonal lines), but the metallized portions of the wall surface and the metallized portion of the bottom surface are electrically insulated. The package includes a conductor 24, which is a connecting means for electrically connecting the semiconductor chip to an external electric circuit.
A through hole 26 and an electrode 28 are provided. The electrical connection means must be electrically insulated from the metallized portion of the semiconductor chip mounting surface.
壁面１０．１２．１４．１６と底面２０は電気的に絶縁
材料で構成される。絶縁材料としてはセラミック、プラ
スチック材料が挙げられるが、製造上の容易さからはプ
ラスチック材料であることが望ましい。最も望ましいパ
ッケージの形態は、プラスチック材料から構成された一
体の成形品である。このパッケージの壁面および底面部
のメタライズは、金属蒸着、導電性ペースト、無電解メ
ツキ等によって行うことができるが、なかでも無電解メ
ツキによることが望ましい。電気的接続手段は、リード
フレーム、金属蒸着、導電性ペースト、無電解メツキ等
であることができるが、無電解メツキであることが望ま
しい。The walls 10, 12, 14, 16 and the bottom 20 are constructed of electrically insulating material. Examples of the insulating material include ceramics and plastic materials, but plastic materials are preferred from the viewpoint of ease of manufacture. The most desirable form of packaging is a one-piece molded article constructed from plastic material. The wall and bottom surfaces of this package can be metallized by metal vapor deposition, conductive paste, electroless plating, etc., but electroless plating is particularly preferred. The electrical connection means can be a lead frame, metal deposition, conductive paste, electroless plating, etc., but electroless plating is preferable.
以下、−例として、一体の成形品を射出成形にて成形し
メタライズを無電解メツキで行うことによって、本発明
の半導体チップ用パッケージを製造する方法の原理につ
いて、第２Ａ図〜第２Ｃ図に基づいて説明する。Below, as an example, the principle of a method for manufacturing a semiconductor chip package of the present invention by molding an integral molded product by injection molding and metallizing it by electroless plating is shown in FIGS. 2A to 2C. I will explain based on this.
プラスチック材料の一体成形品は、まずプラスチック材
料で第１次の射出成形（第２Ａ図）を行い、この第１次
射出成形品４０の表面を化学的に粗面化した後触媒を付
与し、次に後工程にてメタライズされるべき部分４２以
外の部分を被覆するようにプラスチック材料で第２次の
射出成形（第２Ｂ図）を行う。このようにして得られた
第２次射出成形後の成形品５０を、次に金属の無電解メ
ツキに付すと、第２次の射出成形においてプラスチック
材料で被覆されなかった露出部分（触媒付着部分）４２
にのみメツキ５２がなされ、第２次の射出成形部分には
メツキがなされない（第２Ｃ図）。For an integrally molded product made of plastic material, first injection molding (FIG. 2A) is performed using a plastic material, and after chemically roughening the surface of this first injection molded product 40, a catalyst is applied. Next, a second injection molding process (FIG. 2B) is performed using a plastic material so as to cover parts other than the part 42 to be metalized in a subsequent process. When the molded article 50 obtained in this way after the second injection molding is then subjected to electroless metal plating, the exposed parts (catalyst-attached parts) that were not covered with the plastic material in the second injection molding are )42
Only the second injection molded part is plated 52, and the second injection molded part is not plated (FIG. 2C).
かくして、メタライズが成形品上に選択的になされる。In this way, metallization is selectively applied to the molded article.
このような原理で作られた無電解メツキがなされる前の
第２次成形後の成形品１′においては、第３図に見られ
るように、壁面１０’ １２’１４″ １６′およ
び底面２０′の部分１０’Ａ。In the molded product 1' made according to this principle after the secondary molding before electroless plating is performed, as shown in FIG. ' part 10'A.
１２’Ａ、１４’ Ａ、１６’ Ａおよび２０′ Ａは
、第２次の射出成形によるプラスチック材料で被覆され
ておらず触媒が露出している（魚群で図示する）のでこ
れらは−回の無電解メツキにより同時に金属被覆される
。部分１０’ Ａ、１２’ Ａ、１４’ Ａ、１６’
Ａと部分２０′Ａとの間は第２次の射出成形によるプラ
スチック材料で被覆されている。これによって、第１図
のパッケージにおいて、壁面１０，１２．１４．１６の
外面の部分ＩＯＡ、１２Ａ、１４Ａ、１６Ａおよび底面
２０の内面の部分２ＯＡはメタライズされるが、壁面ｌ
０１１２．１４．１６のメタライズ部分と底面２０のメ
タライズ部分とは電気的に絶縁状態にある。12'A, 14'A, 16'A and 20'A are not coated with the plastic material from the secondary injection molding and the catalyst is exposed (illustrated by the fish school), so these are Simultaneously metallized by electroless plating. Parts 10'A, 12'A, 14'A, 16'
A and part 20'A are covered with a second injection molded plastic material. As a result, in the package of FIG. 1, the outer surface portions IOA, 12A, 14A, 16A of the wall surfaces 10, 12, 14, 16 and the inner surface portion 2OA of the bottom surface 20 are metalized, but the wall surface l
The metallized portion of 0112.14.16 and the metallized portion of the bottom surface 20 are electrically insulated.
壁面と底面の成形およびメタライズと同時に、電気的接
続手段の形成を行うことが望ましい。パッケージｌは、
底面２０の内面の一部に隆起部２２を有し、この隆起部
２２の上には半導体チップを外部の電気回路に接続する
ための導体２４が設けられている。導体２４から隆起部
２２と底面２０を貫通する穴２６が設けられており、こ
の穴２６はパッケージの外部底面に設けられた電極２８
に通じている。導体２４、貫通穴２６の内壁、電極２８
は、第２次の射出成形によるプラスチック材料で被覆さ
れていない。従って、壁面と底面の無電解メツキと同時
に金属によって、導体２４、貫通穴の内壁、電極２８は
、一体的に連続して金属被覆される。これによって、パ
ッケージのり一ドレス化が図れ、パッケージの機械的強
度が増加するだけでなく、パッケージの表面実装が容易
に行える。また、同一の材料で導体、貫通穴の内壁、電
極が形成されるため、特性インピーダンスの制御が容易
に行える。It is desirable to form the electrical connection means at the same time as forming and metallizing the wall and bottom surfaces. Package l is
A raised portion 22 is provided on a portion of the inner surface of the bottom surface 20, and a conductor 24 for connecting the semiconductor chip to an external electric circuit is provided on the raised portion 22. A hole 26 is provided from the conductor 24 through the ridge 22 and the bottom surface 20, and the hole 26 is connected to an electrode 28 provided on the external bottom surface of the package.
It is familiar to Conductor 24, inner wall of through hole 26, electrode 28
is not covered with a secondary injection molded plastic material. Therefore, the conductor 24, the inner wall of the through hole, and the electrode 28 are integrally and continuously coated with metal at the same time as the electroless plating of the wall and bottom surfaces. This not only allows the package to be adhesive-free and increases the mechanical strength of the package, but also facilitates surface mounting of the package. Furthermore, since the conductor, the inner wall of the through hole, and the electrode are formed of the same material, the characteristic impedance can be easily controlled.
図示されていないが、一部の導体、例えば接地導体が、
半導体チップ搭載面以外の面のメタライズ部分と電気的
に接続していることが望ましい。Although not shown, some conductors, such as the ground conductor,
It is desirable that it be electrically connected to the metallized portion on the surface other than the semiconductor chip mounting surface.
電気的な接続は上記の無電解メツキによって一体に形成
することができる。導体と半導体チップとは、例えば金
線によって電気的に接続される。Electrical connections can be integrally formed by electroless plating as described above. The conductor and the semiconductor chip are electrically connected by, for example, a gold wire.
このように、プラスチック材料の射出成形と無電解メツ
キによりパッケージを製造することができため、製造コ
ストの低減を図ることができるだけでなく、パッケージ
の形状や寸法の制約もなく、多数の半導体チップを任意
の配置でパッケージ化でき、パッケージの機械的強度に
も優れる。In this way, packages can be manufactured by injection molding of plastic materials and electroless plating, which not only reduces manufacturing costs but also allows large numbers of semiconductor chips to be manufactured without restrictions on package shape or dimensions. It can be packaged in any arrangement, and the package has excellent mechanical strength.
本発明のパッケージに適した第１次成形用のプラスチッ
ク材料としては、射出成形ができ、成形後の成形品表面
の粗面化と触媒付与によってメタライズができるプラス
チック材料ならばよく、例えば、ポリイミド、液晶ポリ
マー、ポリエーテルスルホンが挙げられる。また、第２
次成形用のブ＝１１
ラスチック材料としては、射出成形ができ、成形後にメ
タライズがなされないプラスチック材料であればよく、
例えば、ポリイミド、液晶ポリマポリエーテルスルホン
が挙げられる。第１次および第２次成形用のプラスチッ
ク材料は上記の条件を満たすものならば、同種のもので
あってもよい。The plastic material for primary molding suitable for the package of the present invention may be any plastic material that can be injection molded and that can be metalized by roughening the surface of the molded product after molding and adding a catalyst, such as polyimide, Examples include liquid crystal polymer and polyether sulfone. Also, the second
B for next molding = 11 The plastic material may be any plastic material that can be injection molded and is not metalized after molding.
Examples include polyimide and liquid crystal polymer polyether sulfone. The plastic materials for the primary and secondary moldings may be of the same type as long as they meet the above conditions.
また、プラスチック材料は単一の合成材料のみならず、
繊維状、粉状の各種フィラーを含むものでもよい。In addition, plastic materials are not limited to single synthetic materials.
It may also contain various fillers in the form of fibers or powders.
第１次の成形品の表面の粗面化は、メツキの密着性を向
上させると共に、第２次成形後の第１次成形プラスチッ
ク材料と第２次成形プラスチック材料との一体化を図る
ために行なわれる。粗面化は各種のエツチング液、例え
ば、クロム酸／硫酸、酸性フッ化アンモニウム／硝酸、
フ・ソ化水素酸／硝酸を使用することができる。The roughening of the surface of the primary molded product improves the adhesion of the plating and also aims at the integration of the primary molded plastic material and the secondary molded plastic material after the secondary molding. It is done. Surface roughening can be done using various etching solutions such as chromic acid/sulfuric acid, acidic ammonium fluoride/nitric acid,
Hydrofluoric acid/nitric acid can be used.
第１次の成形品の表面に無電解メツキをするために必要
とされる触媒付与の方法としては、例えば、キャタリス
ト／アクセレーター法、センシタイジング／アクチベー
チング法がある。前者の方法は、錫、パラジウム系の混
合触媒液に成形品を浸漬した後、塩酸、硫酸などの酸で
活性化し、成形品の表面にパラジウムを析出させる方法
である。Examples of methods for applying a catalyst required for electroless plating the surface of the primary molded article include a catalyst/accelerator method and a sensitizing/activating method. The former method is a method in which a molded article is immersed in a mixed catalyst solution containing tin and palladium, and then activated with an acid such as hydrochloric acid or sulfuric acid to deposit palladium on the surface of the molded article.
後者の方法は、まず塩化第１錫、次亜リン酸、塩化ヒド
ラジンなどの比較的強い還元剤を成形品表面に吸着させ
、ついで、金、パラジウムなどの貴金属イオンを含む触
媒溶液に成形品を浸漬し、成形品表面に貴金属を析出さ
せる方法である。In the latter method, a relatively strong reducing agent such as tin chloride, hypophosphorous acid, or hydrazine chloride is first adsorbed onto the surface of the molded product, and then the molded product is immersed in a catalyst solution containing noble metal ions such as gold or palladium. This is a method in which precious metals are deposited on the surface of the molded product by immersion.
無電解メツキ工程では、通常化学銅メツキ、化学ニッケ
ルメッキ、無電解金メツキが使用される。In the electroless plating process, chemical copper plating, chemical nickel plating, and electroless gold plating are usually used.
以上に述べた本発明のメタライズされた半導体チップ用
のパッケージは、封止したものであってもよいし、封止
しないものであってもよい。The package for the metallized semiconductor chip of the present invention described above may be sealed or may be unsealed.
暫孟
本発明のメタライズされた半導体用のパッケージを用い
ることによって、パッケージ内の半導体チップとパッケ
ージ外部との間に優れた電磁シールドが得られる。また
、導波管モードの発生する周波数をメタライズされてい
ないセラミックパッケージ等と比較して高くできるので
、高周波、超高周波での使用に適する。更に、パッケー
ジがメタライスされていない場合に生じ易いリング共振
を効果的に防止できる。パッケージの半導体チップ搭載
面のメタライズ部分と搭載面以外の面のメタライズ部分
および外部電気回路とが電気的に絶縁されているために
、パッケージ内部の導体とパッケージの半導体搭載面の
メタライズ部分との間に不要なモードが発生することを
防止できる。By using the metallized semiconductor package of the present invention, excellent electromagnetic shielding can be obtained between the semiconductor chip inside the package and the outside of the package. Furthermore, since the frequency at which the waveguide mode occurs can be made higher than that of non-metalized ceramic packages, it is suitable for use at high frequencies and ultra-high frequencies. Furthermore, ring resonance that tends to occur when the package is not metallized can be effectively prevented. Since the metallized portion of the semiconductor chip mounting surface of the package is electrically insulated from the metallized portion of the surface other than the mounting surface and the external electrical circuit, there is This can prevent unnecessary modes from occurring.
第１Ａ図および第１Ｂ図は、本発明の半導体チップ用の
パッケージを上方および下方から見た斜視図。
第２Ａ図〜第２Ｃ図は、パッケージの製造方法の原理を
示す各製造工程における成形品の断面図。
第３Ａ図および第３Ｂ図は、無電解メツキがされる前の
成形品を、上方および下方から見た斜視図。
１・・・・パッケージ、
１０．１２．１４．１６・・・・パッケージの壁面、２
０・・・・パッケージの底面、
２４・・・・導体、
２６・・・・貫通穴、
２８・・・・電極、
４０・・・・第１次成形後の成形品、
５０・・・・第２次成形後の成形品。
特許出願人 デュポン ジャパン
同
日本電信電話
株
リミテッド
式会社
６一
第２Ａ図
第２Ｂ図
５゜1A and 1B are perspective views of a package for a semiconductor chip of the present invention, seen from above and below. FIGS. 2A to 2C are cross-sectional views of the molded product in each manufacturing process, showing the principle of the package manufacturing method. FIGS. 3A and 3B are perspective views of the molded product before electroless plating, seen from above and below. 1...Package, 10.12.14.16...Wall surface of package, 2
0...bottom of package, 24...conductor, 26...through hole, 28...electrode, 40...molded product after primary molding, 50... Molded product after secondary molding. Patent Applicant DuPont Japan Nippon Telegraph and Telephone Corporation Limited Company 61 Figure 2A Figure 2B 5゜
Claims (1)
部の電気回路とを電気的に接続する手段を有する、半導
体チップを収容するためのパッケージであって、壁面お
よび底面が電気的に絶縁性の材料で構成され、壁面また
は底面のうちの１つの内面が半導体チップの搭載面であ
り、該搭載面またはその裏面の少なくとも一部がメタラ
イズされており、該搭載面以外の壁面または底面のうち
の少なくとも１つの内面または外面の少なくとも一部が
メタライズされており、該搭載面のメタライズされた部
分と該搭載面以外のメタライズされた部分とが電気的に
絶縁されていることを特徴とするパッケージ。1. A package for accommodating a semiconductor chip, consisting of at least a wall surface and a bottom surface, and having a means for electrically connecting the semiconductor chip and an external electric circuit, the wall surface and the bottom surface being made of electrically insulating material. The inner surface of one of the wall surfaces or the bottom surface is a mounting surface for the semiconductor chip, at least a part of the mounting surface or the back surface thereof is metallized, and at least one of the wall surfaces or the bottom surface other than the mounting surface is metallized. A package characterized in that at least a portion of one inner or outer surface is metallized, and the metallized portion of the mounting surface and the metallized portion other than the mounting surface are electrically insulated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20204888A JPH0269961A (en) | 1988-08-15 | 1988-08-15 | Package for semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20204888A JPH0269961A (en) | 1988-08-15 | 1988-08-15 | Package for semiconductor chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0269961A true JPH0269961A (en) | 1990-03-08 |
Family
ID=16451069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20204888A Pending JPH0269961A (en) | 1988-08-15 | 1988-08-15 | Package for semiconductor chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0269961A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008281570A (en) * | 2008-05-19 | 2008-11-20 | Panasonic Electric Works Co Ltd | Circuit device equipped with three-dimensional shaping circuit board |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910239A (en) * | 1982-07-09 | 1984-01-19 | Nec Corp | Sealing glass vessel for semiconductor element |
| JPS59132635A (en) * | 1982-12-28 | 1984-07-30 | トムソン−セ−・エス・エフ | Capsule sealing box for power semiconductor |
-
1988
- 1988-08-15 JP JP20204888A patent/JPH0269961A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910239A (en) * | 1982-07-09 | 1984-01-19 | Nec Corp | Sealing glass vessel for semiconductor element |
| JPS59132635A (en) * | 1982-12-28 | 1984-07-30 | トムソン−セ−・エス・エフ | Capsule sealing box for power semiconductor |
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