JPH0266960A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にアルミニウム配線との
コンタクト部における構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a structure in a contact portion with an aluminum wiring.
従来の技術としては、上層のアルミニウム配線と下層の
配線又は拡散領域とのコンタクトをとるのに、下層の配
線又は拡散層上の絶縁膜には十分なマージンをもってコ
ンタクト孔を開孔し、又アルミニウム配線もコンタクト
孔からはずれることなく十分なマージンをもつように、
アルミニウム配線の幅をコンタクト孔部上で広くする設
計を行なっていた。Conventional technology involves forming contact holes with sufficient margin in the insulating film on the lower layer wiring or diffusion layer to make contact between the upper layer aluminum wiring and the lower layer wiring or diffusion region. In order to ensure that the wiring does not fall out of the contact hole and has sufficient margin,
The design was such that the width of the aluminum wiring was widened above the contact hole.
従来の技術では、例えば拡散層上のコンタクト孔部にア
ルミニウム配線を形成したため、第５図に示すように、
アルミニウム配線を形成する時、アルミニウムパターン
のずれ、あるいはエツチング時のサイドエッチ等の発生
により、アルミニウムのエツチングガスにより拡散層６
かけずられ拡散層の破壊（１２）を生じでいた。In the conventional technology, for example, aluminum wiring was formed in the contact hole on the diffusion layer, so as shown in FIG.
When forming aluminum wiring, due to misalignment of the aluminum pattern or side etching during etching, the diffusion layer 6 may be damaged by the aluminum etching gas.
This resulted in destruction of the diffusion layer (12).
したがって、アルミニウム配線とコンタクト孔のマージ
ンを十分にとり上述したパターンのずれ、サイドエッチ
が生じても完全にアルミニウム配線がコンタクト孔上を
カバーするように設計されていた。Therefore, the design has been such that a sufficient margin is provided between the aluminum wiring and the contact hole so that even if the above-mentioned pattern misalignment or side etching occurs, the aluminum wiring completely covers the contact hole.
したがって、アルミニウム配線のピッチは、このコンタ
クト部におけるアルミニウム配線の幅（マージンを十分
にとる）によって決まり、集積度を下げていた。多結晶
シリコン上のコンタクトにおいても同様である。Therefore, the pitch of the aluminum wiring is determined by the width of the aluminum wiring in this contact portion (with sufficient margin), which lowers the degree of integration. The same applies to contacts on polycrystalline silicon.
本発明の目的は、上層の配線と下層とのコンタクト部に
おける寸法余裕度をほとんど要せず、集積度向上の可能
な半導体装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that requires almost no dimensional margin in a contact portion between an upper layer wiring and a lower layer and can improve the degree of integration.
本発明の半導体装置は、下層の拡散層又は、多結晶シリ
コン配線とコンタクト孔を有する眉間膜を介して接続さ
れたアルミニウム配線を含むものであって、前記拡散層
又は多結晶シリコン配線と前記アルミニウム配線は、前
記コンタクト孔の断面積より広い高融点金属硅化物膜と
高融点金属膜の２層膜を挟んで接続されているというも
のである。The semiconductor device of the present invention includes an aluminum wiring connected to a lower diffusion layer or a polycrystalline silicon wiring via a glabellar film having a contact hole, the diffusion layer or polycrystalline silicon wiring and the aluminum wiring. The wiring is connected via a two-layer film of a refractory metal silicide film and a refractory metal film, which is wider than the cross-sectional area of the contact hole.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例を示す半導体チップの断
面図である。FIG. 1 is a sectional view of a semiconductor chip showing a first embodiment of the present invention.
この実施例は、下層のＮ＋拡散層１０６−２及び多結晶
シリコン膜１０４−２とそれぞれコンタクト孔を有する
第１層間膜１１１、第２層間膜１０９を介して接続され
たアルミニウム配置１０−２及び１１０−３を含み、前
記Ｎ＋拡散層１０６−２及び多結晶シリコンＪａｉｌ
０４−２のコンタクト孔部表面と第１．第２層間膜の間
のコンタクト孔周辺にそれぞれモリブデンシリサイド膜
１０７−２，１０７−３とモリブデン膜１０８−２，１
０８−３からなる２層膜が設けられているというもので
ある。なお、この２層膜はそれ自体中間配線として用い
られている。In this embodiment, aluminum arrangement 10-2 and 110-3, the N+ diffusion layer 106-2 and the polycrystalline silicon Jail
04-2 contact hole surface and 1st. Molybdenum silicide films 107-2, 107-3 and molybdenum films 108-2, 1 are formed around the contact hole between the second interlayer films, respectively.
A two-layer film consisting of 08-3 is provided. Note that this two-layer film itself is used as an intermediate wiring.
この２Ｎ膜は第２層間膜のコンタクト孔より広いので、
アルミニウム配線がエツチング時のパターンずれやサイ
ドエッチによりこのコンタクト孔から多少ずれて設けら
れても、Ｎ＋拡散層や多結晶シリコン膜が露出しないの
でこれらを保護できる。This 2N film is wider than the contact hole of the second interlayer film, so
Even if the aluminum wiring is provided with some deviation from the contact hole due to pattern deviation or side etching during etching, the N+ diffusion layer and the polycrystalline silicon film are not exposed, so they can be protected.
従って、従来例のように、コンタクト孔部においてアル
ミニウム配線をそれほど広くとる必要はない。Therefore, unlike the conventional example, it is not necessary to make the aluminum wiring so wide in the contact hole portion.
第２図（ａ）、（ｂ）は第１の実施例の製造方法を説明
するための工程順に配置した半導体チップの断面図であ
る。FIGS. 2(a) and 2(b) are cross-sectional views of semiconductor chips arranged in the order of steps for explaining the manufacturing method of the first embodiment.
まず、第２図（ａ）に示すようにＰ型シリコン基板１０
１にフィールド酸化膜１０２を選択的に成長させて素子
形成領域を区画し、ゲート酸化膜１０３、多結晶シリコ
ン膜を形成し所定形状に整形しゲート電極（１０４−１
）を形成後、イオン注入ニよりＮ”拡散Ｊ’！２１０６
−１．１０６−２を形成し、第１層間膜１１１を通常の
方法により形成する。次にＮ＋拡散層１０６−１，１０
６−２、多結晶シリコンｌ１ｉｌ ０４−２上の第１層
間膜１１１にコンタクト孔を開孔する０次に、第２図（
ｂ）に示すように、厚さ２００ ｎｍのモリブデンシリ
サイド膜１０７、厚さ２０ｎｍのモリブデン膜を順次堆
積したのちＣＣｌ２２Ｆ２系のドライエツチングにより
所定形状に整型し２Ｎ膜からなる中間配線２１２，２１
３，２１４を形成する。次に、第１図に示すように、第
２層間膜１０９を形成後、コンタクト孔を開孔し、アル
ミニウム配線１１０−２，１１０−３を形成する。この
時アルミニウム膜のエツチングをＣＣｆ４を用いたドラ
イエツチングを行う。モリブデン膜がこのときエツチン
グ阻止層として機能するので、サイドエッチやパターン
ずれがあっても下層のＮ＋拡散層１０６−２、多結晶シ
リコン膜１０４−２は保護される。なお、モリブデンシ
リサイド膜は下地（Ｓｉ）とのオーミック接触をとるた
めのものである。モリブデンを直接Ｓｉ上に設けると、
６００℃以上の熱処理で非オーミツク接触になるがらで
ある。First, as shown in FIG. 2(a), a P-type silicon substrate 10
1, a field oxide film 102 is selectively grown to define an element formation region, a gate oxide film 103 and a polycrystalline silicon film are formed and shaped into a predetermined shape, and a gate electrode (104-1) is formed.
) After forming ion implantation, N” diffusion J’!2106
-1.106-2 is formed, and the first interlayer film 111 is formed by a normal method. Next, N+ diffusion layers 106-1, 10
6-2. Opening a contact hole in the first interlayer film 111 on the polycrystalline silicon l1il 04-2. Next, as shown in FIG.
As shown in b), a molybdenum silicide film 107 with a thickness of 200 nm and a molybdenum film with a thickness of 20 nm are sequentially deposited and then shaped into a predetermined shape by CCl22F2 based dry etching to form intermediate wirings 212, 21 made of 2N films.
3,214 is formed. Next, as shown in FIG. 1, after forming a second interlayer film 109, contact holes are opened and aluminum interconnections 110-2 and 110-3 are formed. At this time, the aluminum film is etched by dry etching using CCf4. Since the molybdenum film functions as an etching stop layer at this time, the underlying N+ diffusion layer 106-2 and polycrystalline silicon film 104-2 are protected even if side etching or pattern deviation occurs. Note that the molybdenum silicide film is for making ohmic contact with the base (Si). When molybdenum is placed directly on Si,
Although heat treatment at 600° C. or higher results in non-ohmic contact.
第３図は本発明の第２の実施例を示す半導体チップの断
面図である。FIG. 3 is a sectional view of a semiconductor chip showing a second embodiment of the present invention.
この実施例はタングステンシリサイド膜２０７／タング
ステン膜２０８の２層膜と下層とのコンタクト孔が殆ん
ど向合整合的に設けられているので−層集積度の向上及
び特性の向上（特にＮ＋拡散層２０６−１，２０６−２
の大きさを電気的特性上必要な値に設定できる）が可能
である。In this embodiment, the contact holes between the two-layer film of tungsten silicide film 207/tungsten film 208 and the lower layer are provided in almost face-to-face alignment. Layers 206-1, 206-2
It is possible to set the size to a value necessary for electrical characteristics.
第４図（ａ）、（ｂ）は第２の実施例の製造方法を説明
するための工程順に配置した半導体チップの断面図であ
る。FIGS. 4(a) and 4(b) are cross-sectional views of semiconductor chips arranged in the order of steps for explaining the manufacturing method of the second embodiment.
先ず、第４図（ａ）に示すように、Ｐ型シリコン基板２
０１上に通常の方法によりフィールド酸化膜２０２を形
成して素子形成領域を区画し、多結晶シリコン配線２０
４−１，２０４−２ （厳密にいうと２０４−１は多結
晶シリコン膜からなるゲート電極である）を形成したの
ちＮ＋拡散層２０６−１，２０６−２を形成する。その
後、酸化を行ない多結晶シリコン配線２０４−１゜２０
４−２及びＮ＋拡散層上に酸化シリコン膜２０５．２０
５’を形成する８次に、第４図（ｂ）に示すように、ア
ルミニウムＡｆｆ配線との接続を行なうためＮ＋拡散層
２０６−１，２０６−２上及び多結晶シリコン配線２０
４−１，２０４−２の一部分上の酸化シリコン膜をリン
グラフィ技術及び異方性エツチングにより除去する。ゲ
ート電極（２０４−１）のＮ＋拡散層で挟まれた部分の
上の方にはレジスト膜を設けるが、ゲート電極の側壁部
の酸化シリコン膜があるので目合せ余裕度はあまり必要
でなく、はぼ自己整合的に酸化シリコン膜２０５′を除
去できる。多結晶シリコン配線２０４−２については、
幅方向についてはマスクの目合せ精度はほとんど考慮す
る必要がなく、上面の酸化シリコン膜２０５を幅方向に
ついて完全に除去できる。その後、第４図（ｂ）に示す
ように、タングステンシリサイド膜２０７、タングステ
ン膜２０８をそれぞれスパッタ法により、厚さ１１００
ｎ、２００ｎｍ形成する。シリサイドにはコンタクト抵
抗を下げる為イオン注入法によりリンを５ Ｘ １０１
５ｃ＋ｎ−２添加する。次に、アルミニウムとのコンタ
クトを形成する領域にのみ、タングステンシリサイド膜
／タングステン膜を残すようにリングラフィ技術及びＣ
ＣＩＪｚ系のドライエツチングにより整形加工を行なう
。次に、第３図に示すように、眉間膜２０９を形成後、
コンタクト孔を開孔し、アルミニウム配線２１０−１〜
２１０−３を形成する。この時アルミニウムのエツチン
グとしてＣＣＩ ４ガスを用いることによりコンタクト
部のタングステン膜はエツチングされない。したがって
、アルミニウム配線とコンタクト孔はほぼマージンＯで
もＮ”拡散層の破壊なく良好なコンタクトが得られる。First, as shown in FIG. 4(a), a P-type silicon substrate 2 is
A field oxide film 202 is formed on the polycrystalline silicon wiring 20 by a conventional method to define an element formation region.
4-1 and 204-2 (strictly speaking, 204-1 is a gate electrode made of a polycrystalline silicon film), then N+ diffusion layers 206-1 and 206-2 are formed. After that, oxidation is performed to form the polycrystalline silicon wiring 204-1゜20.
4-2 and silicon oxide film 205.20 on the N+ diffusion layer
Next, as shown in FIG. 4(b), the N+ diffusion layers 206-1 and 206-2 and the polycrystalline silicon wiring 20 are formed to connect with the aluminum Aff wiring.
The silicon oxide film on portions of 4-1 and 204-2 is removed by phosphorography and anisotropic etching. A resist film is provided above the portion of the gate electrode (204-1) sandwiched between the N+ diffusion layers, but since there is a silicon oxide film on the side walls of the gate electrode, there is not much need for alignment margin. The silicon oxide film 205' can be removed in a nearly self-aligned manner. Regarding the polycrystalline silicon wiring 204-2,
There is almost no need to consider mask alignment accuracy in the width direction, and the silicon oxide film 205 on the top surface can be completely removed in the width direction. Thereafter, as shown in FIG. 4(b), a tungsten silicide film 207 and a tungsten film 208 are formed to a thickness of 1100 mm by sputtering, respectively.
n, 200 nm. Phosphorus is added to the silicide by ion implantation to reduce contact resistance by 5 x 101
Add 5c+n-2. Next, a phosphorography technique was used to leave the tungsten silicide film/tungsten film only in the area where the contact with aluminum was to be formed.
Shaping is performed using CIJz dry etching. Next, as shown in FIG. 3, after forming the glabellar membrane 209,
Contact holes are opened and aluminum wiring 210-1~
210-3 is formed. At this time, since CCI 4 gas is used for etching aluminum, the tungsten film in the contact portion is not etched. Therefore, good contact between the aluminum wiring and the contact hole can be obtained even with a margin of approximately O without destroying the N'' diffusion layer.
タングステン膜の下にタングステンシリサイド膜を設け
るのは下地とのオーミック性を確保する為である。高融
点金属膜を直接シリコン上に形成すると、６００℃以上
の熱処理により非オーミツクなコンタクトとなるからで
ある。The reason why the tungsten silicide film is provided under the tungsten film is to ensure ohmic properties with the underlying layer. This is because if a high melting point metal film is formed directly on silicon, a non-ohmic contact will be formed due to heat treatment at 600° C. or higher.
なお、以上の説明においてタングステンとモリブデンを
入れかえてもよいことはいうまでもない。It goes without saying that tungsten and molybdenum may be replaced in the above description.
以上説明したように本発明は、拡散層又は多結晶シリコ
ン配線とアルミニウム配線とがコンタクト孔のある眉間
膜を介し、コンタクト孔の断面積より広い高融点金属硅
化物膜と高融点金属膜の２層膜を挟んで接続されている
ので、アルミニウム膜のサイドエッチによる下層配線層
のダメージを無くすることが可能となり、コンタクトと
Ａｅ配線幅にマージンを取る必要もなく高集積化でき
る効果がある。As explained above, in the present invention, a diffusion layer or a polycrystalline silicon wiring and an aluminum wiring are connected via a glabellar film having a contact hole, and a high melting point metal silicide film and a high melting point metal film having a cross-sectional area larger than the contact hole. Since the connection is made with a layer film in between, it is possible to eliminate damage to the lower wiring layer due to side etching of the aluminum film, and there is no need to provide a margin between the contact and the Ae wiring width, which has the effect of achieving high integration.
又、拡散層、及び多結晶シリコン層においても、従来ア
ルミニウムとのコンタクトを取る部分はコンタクトの端
から十分マージンを取り面積を大きくして形成していた
が、本発明により、アルミニウムとのコンタクトを取る
部分に別層で、高融点金属硅化物膜／高融点金属膜を形
成することにより、余分にマージンをとることは不必要
となり、下層配線においても高集積化が可能となる。Furthermore, in the diffusion layer and the polycrystalline silicon layer, conventionally, the part that makes contact with aluminum is formed by taking a sufficient margin from the edge of the contact and increasing the area, but with the present invention, the part that makes contact with aluminum is By forming a high melting point metal silicide film/high melting point metal film in a separate layer in the area to be removed, it becomes unnecessary to provide an extra margin, and high integration is possible even in the lower layer wiring.
又高融点金属の下に硅化物を形成している為下地拡散層
、多結晶シリコンとのコンタクト性は高温の熱処理後も
良好である。Furthermore, since the silicide is formed under the high-melting point metal, the contact with the base diffusion layer and polycrystalline silicon is good even after high-temperature heat treatment.
第１図は本発明の第１の実施例を示す半導体チップの断
面図、第２図（ａ）、（ｂ）は第１の実施例の製造方法
を説明するための工程順に配置した半導体チップの断面
図、第３図は第２の実施例を示す半導体チップの断面図
、第４図（ａ）。
（ｂ）は第２の実施例の製造方法を説明するための工程
順に配置した半導体チップの断面図、第５図は従来例を
示す半導体チップの断面図である。
１．１０１，２０１・・・Ｐ型シリコン基板、２゜１０
２．２０２・・・フィールド酸化膜、１０３゜２０３−
・・ゲート酸化膜、１０４−１，１０４−２．２０４−
１，２０４−２・・・多結晶シリコン膜、２０５・・・
酸化シリコン膜、６，１０６−１゜１０６−２，２０６
−１，２０６−２・・・Ｎ１拡散層、１０７−１，１０
７−２，１０７−３゜２０７−１，２０７−２，２０７
−３・・・タングステンシリサイド膜、１０８−１，１
０８−２゜１０８−３，２０８−１，２０８−２，２０
８−３・・・タングステン膜、９・・・層間膜、１０９
・・・第２層間膜、１０，１１０−１，１１０−３，２
１０−１，２１０−２，２１０−３・・・アルミニウム
配線、１１１・・・第１層間膜、１２・・・アルミニウ
ムエッチによりエツチングされた部分。FIG. 1 is a cross-sectional view of a semiconductor chip showing a first embodiment of the present invention, and FIGS. 2(a) and (b) are semiconductor chips arranged in the order of steps to explain the manufacturing method of the first embodiment. FIG. 3 is a cross-sectional view of a semiconductor chip showing a second embodiment, and FIG. 4(a) is a cross-sectional view of the semiconductor chip. (b) is a cross-sectional view of a semiconductor chip arranged in the order of steps for explaining the manufacturing method of the second embodiment, and FIG. 5 is a cross-sectional view of a semiconductor chip showing a conventional example. 1.101,201...P-type silicon substrate, 2゜10
2.202...Field oxide film, 103°203-
...Gate oxide film, 104-1, 104-2.204-
1,204-2... Polycrystalline silicon film, 205...
Silicon oxide film, 6,106-1°106-2,206
-1,206-2...N1 diffusion layer, 107-1,10
7-2,107-3゜207-1,207-2,207
-3...Tungsten silicide film, 108-1,1
08-2゜108-3,208-1,208-2,20
8-3...Tungsten film, 9...Interlayer film, 109
...Second interlayer film, 10,110-1,110-3,2
10-1, 210-2, 210-3...aluminum wiring, 111...first interlayer film, 12...portion etched by aluminum etch.
Claims (1)
孔を有する層間膜を介して接続されたアルミニウム配線
を含む半導体装置において、前記拡散層又は多結晶シリ
コン配線と前記アルミニウム配線は、前記コンタクト孔
の断面積より広い高融点金属硅化物膜と高融点金属膜の
２層膜を挟んで接続されていることを特徴とする半導体
装置。In a semiconductor device including an aluminum wiring connected to a lower diffusion layer or polycrystalline silicon wiring via an interlayer film having a contact hole, the diffusion layer or polycrystalline silicon wiring and the aluminum wiring are connected to each other through a disconnection of the contact hole. 1. A semiconductor device characterized in that the semiconductor device is connected with a two-layer film of a high melting point metal silicide film and a high melting point metal film having a larger area.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21930788A JPH0266960A (en) | 1988-08-31 | 1988-08-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21930788A JPH0266960A (en) | 1988-08-31 | 1988-08-31 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266960A true JPH0266960A (en) | 1990-03-07 |
Family
ID=16733440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21930788A Pending JPH0266960A (en) | 1988-08-31 | 1988-08-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0266960A (en) |
-
1988
- 1988-08-31 JP JP21930788A patent/JPH0266960A/en active Pending
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