JPH0263214A - バイポーラ論理回路 - Google Patents
バイポーラ論理回路Info
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- JPH0263214A JPH0263214A JP63214307A JP21430788A JPH0263214A JP H0263214 A JPH0263214 A JP H0263214A JP 63214307 A JP63214307 A JP 63214307A JP 21430788 A JP21430788 A JP 21430788A JP H0263214 A JPH0263214 A JP H0263214A
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- JP
- Japan
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- output terminal
- npn
- transistor
- base
- sbdnpn
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- Pending
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- 230000004888 barrier function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はバイポーラ論理回路に関し、特に例えばＴＴ
Ｌの出力回路の改良に関するものである。
Ｌの出力回路の改良に関するものである。
従来のバイポーラ論理回路として、例えば°８７年三菱
半導体データブックバイポーラディジタルＩ Ｃ＜ＡＬ
ＳＴＴＬ＞編で２−１３頁に示されたものが知られてい
る。
半導体データブックバイポーラディジタルＩ Ｃ＜ＡＬ
ＳＴＴＬ＞編で２−１３頁に示されたものが知られてい
る。
第２図は上記文献に記載された従来のＡＬ ５ＴＴＬの
出力部の等両回路を示す回路図である。図において（１
）は高電位電源接続用端子、（２）は低電位電源接続用
端子、（３）は出力端子、（４）はロウおよびハイの論
理出力を指定する信号をベースに受けるショットキバリ
アダイオード付ｎｐｎ トランジスタ（以下５ＢＤｎｐ
ｎＴｒと記す）であり、そのコレクタは抵抗υを介して
高電位電源接続用端子（１）に接続され、エミッタはダ
イオード（５）のアノードに接続され、ダイオード（５
）のカソードは低電位電源接続用端子（２）に接続され
ている。
出力部の等両回路を示す回路図である。図において（１
）は高電位電源接続用端子、（２）は低電位電源接続用
端子、（３）は出力端子、（４）はロウおよびハイの論
理出力を指定する信号をベースに受けるショットキバリ
アダイオード付ｎｐｎ トランジスタ（以下５ＢＤｎｐ
ｎＴｒと記す）であり、そのコレクタは抵抗υを介して
高電位電源接続用端子（１）に接続され、エミッタはダ
イオード（５）のアノードに接続され、ダイオード（５
）のカソードは低電位電源接続用端子（２）に接続され
ている。
（６）はＳ Ｂ Ｄ ｎｐｎ Ｔｒ （４）の非導通に
応答して導通するＳ ＢＤ ｎｐｎ Ｔｒ （第１のト
ランジスタ）であり、そのベースはＳ Ｂ Ｄ ｎｐｎ
Ｔｒ （４）のコレクタに接続され、ＳＢ Ｄ ｎｐ
ｎ Ｔｒ （６）のコレクタは抵抗ａ４を介して高電位
ｗＬ像源接続端子（１）に接続されている。
応答して導通するＳ ＢＤ ｎｐｎ Ｔｒ （第１のト
ランジスタ）であり、そのベースはＳ Ｂ Ｄ ｎｐｎ
Ｔｒ （４）のコレクタに接続され、ＳＢ Ｄ ｎｐ
ｎ Ｔｒ （６）のコレクタは抵抗ａ４を介して高電位
ｗＬ像源接続端子（１）に接続されている。
（７）及び（８）はそれぞれダーリントン接続されたＳ
Ｂ Ｄ ｎｐｎ Ｔｒ及びｎｐｎ トランジスタ（以下
ｎｐｎ Ｔｒと記す）であり、両者併せて等価的には１
つのトランジスタ素子と考丸でよく、Ｓ Ｂ Ｄ ｎｐ
ｎ Ｔｒ （６）の非導通に応答して導通し、出力端子
（３）を高電位側に選択的に接続するための第２のトラ
ンジスタである。
Ｂ Ｄ ｎｐｎ Ｔｒ及びｎｐｎ トランジスタ（以下
ｎｐｎ Ｔｒと記す）であり、両者併せて等価的には１
つのトランジスタ素子と考丸でよく、Ｓ Ｂ Ｄ ｎｐ
ｎ Ｔｒ （６）の非導通に応答して導通し、出力端子
（３）を高電位側に選択的に接続するための第２のトラ
ンジスタである。
ｎｐｎ Ｔｒ （８）のエミッタは出力端子（３）に接
続され、ＳＢＤ ｎｐｎ Ｔｒ （７）及びｎｐｎ Ｔ
ｒ （８）のコレクタは互いに接続されて抵抗（ト）を
介して高電位電源接続用端子（１）に接続されている。
続され、ＳＢＤ ｎｐｎ Ｔｒ （７）及びｎｐｎ Ｔ
ｒ （８）のコレクタは互いに接続されて抵抗（ト）を
介して高電位電源接続用端子（１）に接続されている。
ｎｐｎ Ｔｒ （８）のベースと出力端子（３）の間に
は抵抗０１が接続され、抵抗α時を通してｎｐｎ Ｔｒ
（８）のベース中の過剰電荷を放電するように構成さ
れている。
は抵抗０１が接続され、抵抗α時を通してｎｐｎ Ｔｒ
（８）のベース中の過剰電荷を放電するように構成さ
れている。
（９）はＳ Ｂ Ｄ ｎｐｎ Ｔｒ （６）の導通番こ
応答して導通し、出力端子（３）を低電位側に選択的１
こ接続するためのＳＢＤ ｎｐｎ Ｔｒ （第３のトラ
ンジスタ）であり、そのベースはＳ ＢＤ ｎｐｎ Ｔ
ｒ （６）のエミッタに、Ｓ ＢＤ ｎｐｎ Ｔｒ（９
）のコレクタは出力端子（３）に、Ｓ Ｂ Ｄ ｎｐｎ
Ｔｒ （９）のエミッタは低電位電源接続用端子（２
）にそれぞれ接続されている。
応答して導通し、出力端子（３）を低電位側に選択的１
こ接続するためのＳＢＤ ｎｐｎ Ｔｒ （第３のトラ
ンジスタ）であり、そのベースはＳ ＢＤ ｎｐｎ Ｔ
ｒ （６）のエミッタに、Ｓ ＢＤ ｎｐｎ Ｔｒ（９
）のコレクタは出力端子（３）に、Ｓ Ｂ Ｄ ｎｐｎ
Ｔｒ （９）のエミッタは低電位電源接続用端子（２
）にそれぞれ接続されている。
■はＳ Ｂ Ｄ ｎｐｎ Ｔｒ（９）の導通状態から非
導通状態への反転時にそのベース電荷を引き抜くための
５ＢＤｎｐｎ Ｔｒであり、そのベース及びコレクタは
それぞれ抵抗αη、（至）を介してＳ Ｂ Ｄ ｎｐｎ
Ｔｒ （９）のベースに接続すれ、５ＢＤｎｐｎＴｒ
顛のエミッタは低電位電源接触用端子（２）に接続され
ている。
導通状態への反転時にそのベース電荷を引き抜くための
５ＢＤｎｐｎ Ｔｒであり、そのベース及びコレクタは
それぞれ抵抗αη、（至）を介してＳ Ｂ Ｄ ｎｐｎ
Ｔｒ （９）のベースに接続すれ、５ＢＤｎｐｎＴｒ
顛のエミッタは低電位電源接触用端子（２）に接続され
ている。
（２）はＳ Ｂ Ｄ ｎｐｎ Ｔｒ （６） 、 （９
）の非導通から導通状態への反転時に出力端子（３）か
ら電荷を引き抜くためのショットキバリアダイオード（
以下ＳＢＤと記す）であり、そのアノードが出力端子（
３）に、カソードがＳＢＤ ｎｐｎ Ｔｒ（６１のコレ
クタに接続されている。
）の非導通から導通状態への反転時に出力端子（３）か
ら電荷を引き抜くためのショットキバリアダイオード（
以下ＳＢＤと記す）であり、そのアノードが出力端子（
３）に、カソードがＳＢＤ ｎｐｎ Ｔｒ（６１のコレ
クタに接続されている。
次に以上のように構成された回路の動作について説明す
る。まず、ＳＢＤ ｎｐｎ Ｔｒ（４）のベースにロウ
レベルの信号が入力されると、Ｓ Ｂ Ｄ ｎｐｎ Ｔ
ｒ （４）は非導通となり、その結果ＳＢＤ ｎｐｎ
Ｔｒ（６） 、 （９）が導通して出力端子（３）から
電流を吸い込むため、出力端子（３）の電位はロウレベ
ルとなる。これに伴い５ＢＤｎｐｎ Ｔｒ （６）のコ
レクタ電位が低下するため、５ＢＤｎｐｎ Ｔｒ（７）
、 ｎｐｎ Ｔｒ（８）は非導状態となっている。
る。まず、ＳＢＤ ｎｐｎ Ｔｒ（４）のベースにロウ
レベルの信号が入力されると、Ｓ Ｂ Ｄ ｎｐｎ Ｔ
ｒ （４）は非導通となり、その結果ＳＢＤ ｎｐｎ
Ｔｒ（６） 、 （９）が導通して出力端子（３）から
電流を吸い込むため、出力端子（３）の電位はロウレベ
ルとなる。これに伴い５ＢＤｎｐｎ Ｔｒ （６）のコ
レクタ電位が低下するため、５ＢＤｎｐｎ Ｔｒ（７）
、 ｎｐｎ Ｔｒ（８）は非導状態となっている。
また出力端子（３）の電位がハイレベル（’：：３．５
Ｖ）から約ｉ、 ｓ Ｖ （ｖＢＥ９＋ｖ３１ｊ６＋ｖ
ＳＢＤ＋２ ）に下がるまで出力端子（３）から５ＢＤ
（ｌｓ＞、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （６）を通って
Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （９）のベースに電荷が供
給され、５ＢＤｎｐｎ Ｔｒ （９）のベース電荷が増
加し、その結果５ＢＤｎｐｎ Ｔｒ （９）のエミッタ
電流が増加するため、出力端子（３）の電圧降下時間が
急しゅん（： １．２ ｎｓ ）になる。
Ｖ）から約ｉ、 ｓ Ｖ （ｖＢＥ９＋ｖ３１ｊ６＋ｖ
ＳＢＤ＋２ ）に下がるまで出力端子（３）から５ＢＤ
（ｌｓ＞、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （６）を通って
Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （９）のベースに電荷が供
給され、５ＢＤｎｐｎ Ｔｒ （９）のベース電荷が増
加し、その結果５ＢＤｎｐｎ Ｔｒ （９）のエミッタ
電流が増加するため、出力端子（３）の電圧降下時間が
急しゅん（： １．２ ｎｓ ）になる。
一方、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ（４）のベースにハイ
レベルの信号が入力されると、Ｓ Ｂ Ｄ ｎｐｎ Ｔ
ｒ （４）は導通し、その結果Ｓ ＢＤ ｎｐｎ Ｔｒ
（６） 、 （Ｑ）が非導通となる。このときＳ Ｂ
Ｄ ｎｐｎ ＴｒｙＯの過渡的な導通によって５ＢＤｎ
ｐｎＴｒ（９）のベース電荷が引き抜かれるため、５Ｂ
ＤｎｐｎＴｒ（９）のターンオフ時間が速められる。ま
た５ＢＤｎｐｎＴｒ （６）の非導通に伴いそのコレク
タ電位が上昇し、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （７）及
びｎｐｎ Ｔｒ （８）が導通するため、高電位電源接
続用端子（１）から抵抗αＱを介して出力端子（３）に
電流が供給され、出力端子（３）の電位はハイレベルと
なる。
レベルの信号が入力されると、Ｓ Ｂ Ｄ ｎｐｎ Ｔ
ｒ （４）は導通し、その結果Ｓ ＢＤ ｎｐｎ Ｔｒ
（６） 、 （Ｑ）が非導通となる。このときＳ Ｂ
Ｄ ｎｐｎ ＴｒｙＯの過渡的な導通によって５ＢＤｎ
ｐｎＴｒ（９）のベース電荷が引き抜かれるため、５Ｂ
ＤｎｐｎＴｒ（９）のターンオフ時間が速められる。ま
た５ＢＤｎｐｎＴｒ （６）の非導通に伴いそのコレク
タ電位が上昇し、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （７）及
びｎｐｎ Ｔｒ （８）が導通するため、高電位電源接
続用端子（１）から抵抗αＱを介して出力端子（３）に
電流が供給され、出力端子（３）の電位はハイレベルと
なる。
従来のバイポーラ論理回路では、Ｓ ＢＤ ｎｐｎ Ｔ
ｒ（９）が非導通から導通状態への反転時、出力端子（
３）からＳＢＤ ０１） 、 ＳＢＤ ｎｐｎ Ｔｒ
（６）を通して、出力端子（３）に蓄積された電荷の一
部をＳ Ｂ Ｄ ｎｐｎ Ｔｒ （９）のベースに供給
するため、出力端子（３）の電圧降下時間が急しゅん（
約ｔ、２ｎｓ）であるなどの問題点があった。
ｒ（９）が非導通から導通状態への反転時、出力端子（
３）からＳＢＤ ０１） 、 ＳＢＤ ｎｐｎ Ｔｒ
（６）を通して、出力端子（３）に蓄積された電荷の一
部をＳ Ｂ Ｄ ｎｐｎ Ｔｒ （９）のベースに供給
するため、出力端子（３）の電圧降下時間が急しゅん（
約ｔ、２ｎｓ）であるなどの問題点があった。
出力降下時間が急しゅんであればクロストークノイズが
大きくなったり、高調波成分を含むために電磁輻射を発
生しやすくなる。
大きくなったり、高調波成分を含むために電磁輻射を発
生しやすくなる。
この発明は、上記のような問題点を解決するためになさ
れたもので、Ｓ Ｂ Ｄ ｎｐｎＴｒ（９）のターンオ
ン時間を犠牲にすることなく、出力端子（３）の電圧降
下時間をゆるやかにできるバイポーラ論理回路を得るこ
とを目的とする。
れたもので、Ｓ Ｂ Ｄ ｎｐｎＴｒ（９）のターンオ
ン時間を犠牲にすることなく、出力端子（３）の電圧降
下時間をゆるやかにできるバイポーラ論理回路を得るこ
とを目的とする。
この発明に係るバイポーラ論理回路は゛、高電位点と低
電位点の間に接続され、出力端子のロウ、ハイを指定す
る信号をベースに受けて、ロウの指定に応答して導通し
、ハイの指定に応答して非導通となる第１．第３のトラ
ンジスタと、第３のトランジスタの導通に応答して導通
し、非導通に応答して非導通となる第４のトランジスタ
と、高電位点と出力端子との間に接続され、第１のトラ
ンジスタの非導通に応答して導通し、導通に応答して非
導通になる第２のトランジスタを備えて構成されている
。
電位点の間に接続され、出力端子のロウ、ハイを指定す
る信号をベースに受けて、ロウの指定に応答して導通し
、ハイの指定に応答して非導通となる第１．第３のトラ
ンジスタと、第３のトランジスタの導通に応答して導通
し、非導通に応答して非導通となる第４のトランジスタ
と、高電位点と出力端子との間に接続され、第１のトラ
ンジスタの非導通に応答して導通し、導通に応答して非
導通になる第２のトランジスタを備えて構成されている
。
この発明においては、第３のトランジスタの導通に応答
して第４のトランジスタが導通し、第１のトランジスタ
のベース電荷を抜きとるので、第３のトランジスタに流
ｉするエミッタ電流を制御し、出力端子の電圧降下時間
を緩やかにできる。
して第４のトランジスタが導通し、第１のトランジスタ
のベース電荷を抜きとるので、第３のトランジスタに流
ｉするエミッタ電流を制御し、出力端子の電圧降下時間
を緩やかにできる。
第１図はこの発明によるバイポーラ論理回路の一実施例
を示す回路図であり、（１）〜（Ｉｎ、ｏａ〜（２）は
第２図の従来例に示したものと同等のものである。
を示す回路図であり、（１）〜（Ｉｎ、ｏａ〜（２）は
第２図の従来例に示したものと同等のものである。
αηはＳ Ｂ Ｄ ｎｐｎ Ｔｒ（９）の導通に応答し
て導通する５ＢＤｎｐｎ Ｔｒ （第４のトランジスタ
）であり、そのベースは抵抗（１）を介してＳ Ｂ Ｄ
ｎｐｎ Ｔｒ （９）のベースに接続され、ＳＢＤ
ｎｐｎ Ｔｒ■のコレクタは抵抗α９を介してＳ Ｂ
Ｄ ｎｐｎ Ｔｒ（６）のベースに接続され、ＳＢＤ
ｎｐｎ ＴｒＱｌ）のエミッタは低電位電源接続用端子
（２）に接続されている。
て導通する５ＢＤｎｐｎ Ｔｒ （第４のトランジスタ
）であり、そのベースは抵抗（１）を介してＳ Ｂ Ｄ
ｎｐｎ Ｔｒ （９）のベースに接続され、ＳＢＤ
ｎｐｎ Ｔｒ■のコレクタは抵抗α９を介してＳ Ｂ
Ｄ ｎｐｎ Ｔｒ（６）のベースに接続され、ＳＢＤ
ｎｐｎ ＴｒＱｌ）のエミッタは低電位電源接続用端子
（２）に接続されている。
次に以上のように構成された回路の動作について説明す
る。まずＳ Ｂ Ｄ ｎｐｎ Ｔｒ（４）のベースにロ
ウレベルの信号が入力されると、従来回路の場合と同様
にＳ Ｂ Ｄ ｎｐｎ Ｔｒ （８） 、 （９）は導
通し、出力端子（３）の電位がハイレベル（：３．５
Ｖ ）から約１．５ Ｖ （ｖＢＥ９＋”５ａｔ６＋
ＶＳＢＤＩ２ ）に下がるまで、出力端子（３）から５
ＢＤ（１２、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （６）を通っ
てＳＢＤ ｎｐｎ Ｔｒｔ９）のベースに電荷が供給さ
れ、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （９）のベース電流が
増加し、Ｓ Ｂ Ｄ ｌｐｌ Ｔｒ （９）のエミッタ
電流がその分増加する。その結果、５ＢＤｎｐｎＴｒα
ｐが導通状態となり、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒｆ６）
のベース電荷をＳ ＢＤ ｎｐｎＴｒ （９）と５ＢＤ
ｎｐｎ Ｔｒ Ｑｌ）のエミツタ面積比及び抵抗α燵で
決まる分ｔごけ抜き取る方法で、出力端子（３）の電圧
降下時間を制御できる。その他の素子の動作は従来回路
の場合と同様である。
る。まずＳ Ｂ Ｄ ｎｐｎ Ｔｒ（４）のベースにロ
ウレベルの信号が入力されると、従来回路の場合と同様
にＳ Ｂ Ｄ ｎｐｎ Ｔｒ （８） 、 （９）は導
通し、出力端子（３）の電位がハイレベル（：３．５
Ｖ ）から約１．５ Ｖ （ｖＢＥ９＋”５ａｔ６＋
ＶＳＢＤＩ２ ）に下がるまで、出力端子（３）から５
ＢＤ（１２、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （６）を通っ
てＳＢＤ ｎｐｎ Ｔｒｔ９）のベースに電荷が供給さ
れ、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ （９）のベース電流が
増加し、Ｓ Ｂ Ｄ ｌｐｌ Ｔｒ （９）のエミッタ
電流がその分増加する。その結果、５ＢＤｎｐｎＴｒα
ｐが導通状態となり、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒｆ６）
のベース電荷をＳ ＢＤ ｎｐｎＴｒ （９）と５ＢＤ
ｎｐｎ Ｔｒ Ｑｌ）のエミツタ面積比及び抵抗α燵で
決まる分ｔごけ抜き取る方法で、出力端子（３）の電圧
降下時間を制御できる。その他の素子の動作は従来回路
の場合と同様である。
一方、Ｓ Ｂ Ｄ ｎｐｎ Ｔｒ（４）のベースにハイ
レベルの信号が入力された場合は従来回路と同様である
が、Ｓ ＢＤ ｎｐｎ ＴｒＱｌ）はＳ ＢＤ ｎｐｎ
Ｔｒ（９）の非導通を受は非導通となる。
レベルの信号が入力された場合は従来回路と同様である
が、Ｓ ＢＤ ｎｐｎ ＴｒＱｌ）はＳ ＢＤ ｎｐｎ
Ｔｒ（９）の非導通を受は非導通となる。
以上説明したように、この発明によれば、第１゜第３の
トランジスタの導通に応答して第４のトランジスタが導
通し、抵抗を通して第１のトランジスタのベース電荷を
抜き取る構成にしたので、ＳＢＤからの電荷の盆を最適
に制御し、出力端子の電圧降下時間をゆるやかにできる
。
トランジスタの導通に応答して第４のトランジスタが導
通し、抵抗を通して第１のトランジスタのベース電荷を
抜き取る構成にしたので、ＳＢＤからの電荷の盆を最適
に制御し、出力端子の電圧降下時間をゆるやかにできる
。
第１図はこの発明によるバイポーラ論理回路の一実施例
を示す回路図、第２図は従来のバイポーラ論理回路図で
ある。 図において（１）は高電位ｉ！源接続用端子、（２）は
低電位電源接続用端子、（３）は出力端子、（４） （
１４は５ＢＤｎｐｎ Ｔｒ 、 （５）はダイオード、
（ｅ）はＳＢＤ ｎｐｎ Ｔｒ （第１のトランジスタ
）、（７）及び（８）は併せて第２のトランジスタを形
成するそれぞれＳＢＤ ｎｐｎ Ｔｒ及び叩ｎＴｒ、（
９）はＳ ＢＤ ｎｐｎ ”ｒｒ （第３のトランジス
タ）、αυは５ＢＤｎｐｎＴｒ（第４のトランジスタ）
、但・はＳＢＤ、０；う〜（イ）は抵抗である。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 大君 増雄 第１図 ／／：５ＢＤｎｐｎＴｒ （地４ｒ＋トっ〕ジ又３）ｌ
デ、２０：迅仇 第２図
を示す回路図、第２図は従来のバイポーラ論理回路図で
ある。 図において（１）は高電位ｉ！源接続用端子、（２）は
低電位電源接続用端子、（３）は出力端子、（４） （
１４は５ＢＤｎｐｎ Ｔｒ 、 （５）はダイオード、
（ｅ）はＳＢＤ ｎｐｎ Ｔｒ （第１のトランジスタ
）、（７）及び（８）は併せて第２のトランジスタを形
成するそれぞれＳＢＤ ｎｐｎ Ｔｒ及び叩ｎＴｒ、（
９）はＳ ＢＤ ｎｐｎ ”ｒｒ （第３のトランジス
タ）、αυは５ＢＤｎｐｎＴｒ（第４のトランジスタ）
、但・はＳＢＤ、０；う〜（イ）は抵抗である。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 大君 増雄 第１図 ／／：５ＢＤｎｐｎＴｒ （地４ｒ＋トっ〕ジ又３）ｌ
デ、２０：迅仇 第２図
Claims (1)
- 【特許請求の範囲】 出力端子を低電位点および高電位点のいずれか一方に選
択的に接続することによりロウ及びハイの論理出力を行
うバイポーラ論理回路であって、上記高電位点と低電位
点との間に接続され、上記出力端子のロウ、ハイを指定
する信号をベースに受け、ロウの指定に応答して導通し
、ハイの指定に応答して非導通となる第１のトランジス
タと、上記高電位点と上記出力端子との間に接続され、
上記第１のトランジスタの非導通に応答して導通し、導
通に応答して非導通となる第２のトランジスタと、 上記出力端子と上記低電位点との間に接続され、上記第
１のトランジスタの導通に応答して導通し、非導通に応
答して非導通となる第３のトランジスタと、 上記第１のトランジスタのベースと上記低電位との間に
接続され、上記第３のトランジスタの導通に応答して導
通し、非導通に応答して非導通となる第４のトランジス
タとを備えたバイポーラ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214307A JPH0263214A (ja) | 1988-08-29 | 1988-08-29 | バイポーラ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214307A JPH0263214A (ja) | 1988-08-29 | 1988-08-29 | バイポーラ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263214A true JPH0263214A (ja) | 1990-03-02 |
Family
ID=16653573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214307A Pending JPH0263214A (ja) | 1988-08-29 | 1988-08-29 | バイポーラ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263214A (ja) |
-
1988
- 1988-08-29 JP JP63214307A patent/JPH0263214A/ja active Pending
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