JPH0260320A - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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- JPH0260320A JPH0260320A JP63212072A JP21207288A JPH0260320A JP H0260320 A JPH0260320 A JP H0260320A JP 63212072 A JP63212072 A JP 63212072A JP 21207288 A JP21207288 A JP 21207288A JP H0260320 A JPH0260320 A JP H0260320A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 150000001875 compounds Chemical class 0.000 title claims abstract description 12
- 230000008054 signal transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000005259 measurement Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
本発明は高速動作のできる化合物半導体集積回路に関し
、 高周波特性を損なうことなく信号の伝送ができるように
入出力回路の形式を変更し、高速動作を可能とした化合
物半導体集積回路を提供することを目的とし、 化合物半導体集積回路において、入力回路としてはＦＢ
Ｔの入力端子と接地端子との間に、信号伝送線路と整合
をとるための抵抗を接続し、出力回路としてはＦＥＴの
オープンドレイン型の出）３回路を具備することで構成
する。
、 高周波特性を損なうことなく信号の伝送ができるように
入出力回路の形式を変更し、高速動作を可能とした化合
物半導体集積回路を提供することを目的とし、 化合物半導体集積回路において、入力回路としてはＦＢ
Ｔの入力端子と接地端子との間に、信号伝送線路と整合
をとるための抵抗を接続し、出力回路としてはＦＥＴの
オープンドレイン型の出）３回路を具備することで構成
する。
［産業上の利用分野］
本発明は高速動作の可能な化合物半導体集積回路に関す
る。
る。
従来、化合物半導体集積回路の内特にＧａＡｓＭＥＳＦ
ＥＴ集積回路を使用する高速動作回路が実用化されて来
たが、インタフェースは標準化されたものがない。この
ような集積回路について性能を最大限に発揮させるよう
な入出力回路を得ることが要望されている。
ＥＴ集積回路を使用する高速動作回路が実用化されて来
たが、インタフェースは標準化されたものがない。この
ような集積回路について性能を最大限に発揮させるよう
な入出力回路を得ることが要望されている。
［従来の技術］
ＳｉバイポーラトランジスタによるＥＣＬ （エミッタ
結合論理回路）には標準的な入出力回路の形式（電源電
圧・入出力信号レベル 終端方法など）があった。Ｇａ
Ａｓの集積回路においても、５ｉｌ−ランシスク回路と
して最も高速なＥＣＬと接続することが容易にできるよ
うに入出力回路をＥＣＬに併せて設定する場合が多い。
結合論理回路）には標準的な入出力回路の形式（電源電
圧・入出力信号レベル 終端方法など）があった。Ｇａ
Ａｓの集積回路においても、５ｉｌ−ランシスク回路と
して最も高速なＥＣＬと接続することが容易にできるよ
うに入出力回路をＥＣＬに併せて設定する場合が多い。
ＧａＡｓは高速動作用にＭ Ｅ Ｓ Ｆ Ｅ Ｔ （Ｍ
ｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＦＥＴ）が研究
され、論理回路用に高速でプロセスマージンが大きく、
入出力回路がＥＣＬに合わせやすい３ ＣＦ Ｌ （Ｓ
ｏｕｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回
路を使用する場合が多く、また他の回路を用いる場合で
も入出力回路として用いられる例が多い。第５図・第６
図は従来例としてその入出力回路のみを取り出して示す
回路図である。第５図に示す入力回路において、１．２
はＦＢ、Ｔ、３．４はダイオード、５は信号入力端子、
６は電流制御信号端子Ｖｃｓｓ ７は接地、８は電源端
子Ｖｓｓ（５，２Ｖまたは−４，５Ｖ）、９は集積回路
内部ゲート１０への端子、２０は集積回路を全体的に示
している。
ｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＦＥＴ）が研究
され、論理回路用に高速でプロセスマージンが大きく、
入出力回路がＥＣＬに合わせやすい３ ＣＦ Ｌ （Ｓ
ｏｕｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回
路を使用する場合が多く、また他の回路を用いる場合で
も入出力回路として用いられる例が多い。第５図・第６
図は従来例としてその入出力回路のみを取り出して示す
回路図である。第５図に示す入力回路において、１．２
はＦＢ、Ｔ、３．４はダイオード、５は信号入力端子、
６は電流制御信号端子Ｖｃｓｓ ７は接地、８は電源端
子Ｖｓｓ（５，２Ｖまたは−４，５Ｖ）、９は集積回路
内部ゲート１０への端子、２０は集積回路を全体的に示
している。
第６図に示す出力回路において、１０は集積回路内部ゲ
ート、１１は外部への信号出力端子ＯＵＴ、１２は外付
は抵抗で例えば伝送線インピーダンス５０Ωと整合する
ための５０Ω抵抗素子、１３は直流電源端子ＶＴＴ （
２Ｖ） 、１４はＦＥＴを示し、集積回路を全体的に２
１と示しているが、集積回路は第５図の２０と同一であ
って良い。
ート、１１は外部への信号出力端子ＯＵＴ、１２は外付
は抵抗で例えば伝送線インピーダンス５０Ωと整合する
ための５０Ω抵抗素子、１３は直流電源端子ＶＴＴ （
２Ｖ） 、１４はＦＥＴを示し、集積回路を全体的に２
１と示しているが、集積回路は第５図の２０と同一であ
って良い。
第６図に示すように集積回路２１の出力回路では、ＦＥ
Ｔ１４のソース１４−３は所謂オープンソース形式で出
力している。出力端子１１は５０Ωの抵抗素子１２を介
して一２Ｖの電＃１１３で終端し、出力信号パルスは“
１１゛レベルが−０，９Ｖ、“Ｌ ”レベルが−１，７
Ｖ程度に設計している。
Ｔ１４のソース１４−３は所謂オープンソース形式で出
力している。出力端子１１は５０Ωの抵抗素子１２を介
して一２Ｖの電＃１１３で終端し、出力信号パルスは“
１１゛レベルが−０，９Ｖ、“Ｌ ”レベルが−１，７
Ｖ程度に設計している。
第５図に示す入力回路は、第６図に示す出力回路に対し
、５０Ωの特性インピーダンスを有する伝送線路（図示
せず）を介して信号入力端子５から入力させ、ＦＢＴＩ
のゲー目−２で受ける。そしてＦＥＴＩのソース１−３
から取り出し、ダイオード３．４によりレベルシフトを
行って、集積回路内部ゲー１−の端子９から集積回路内
部ゲート１０に信号を印加する。
、５０Ωの特性インピーダンスを有する伝送線路（図示
せず）を介して信号入力端子５から入力させ、ＦＢＴＩ
のゲー目−２で受ける。そしてＦＥＴＩのソース１−３
から取り出し、ダイオード３．４によりレベルシフトを
行って、集積回路内部ゲー１−の端子９から集積回路内
部ゲート１０に信号を印加する。
［発明が解決しようとする課題］
ＥＣＬのオープンエミッタ出力で“Ｈ”レベル（７）−
０，９Ｖが、Ｓｉバイポーラトランジスタの場合Ｖｂｉ
（ＰＮ接合の障壁高さ）により略決まりこの値は物理的
なものであるから、電圧値も略一定となる。一方、Ｇａ
ＡｓではＶｔｈ（スレショルド電圧）と、伝達コンダク
タンスなどのパラメータにより決まりこれらの値がばら
つくため、“′Ｈ”レベルの−０，９■は当然一定でな
い。よってＧａＡｓの特性を最大限に生かす入出力形式
を考えるとき、このレベルにとられれる必要はないと考
えられる。
０，９Ｖが、Ｓｉバイポーラトランジスタの場合Ｖｂｉ
（ＰＮ接合の障壁高さ）により略決まりこの値は物理的
なものであるから、電圧値も略一定となる。一方、Ｇａ
ＡｓではＶｔｈ（スレショルド電圧）と、伝達コンダク
タンスなどのパラメータにより決まりこれらの値がばら
つくため、“′Ｈ”レベルの−０，９■は当然一定でな
い。よってＧａＡｓの特性を最大限に生かす入出力形式
を考えるとき、このレベルにとられれる必要はないと考
えられる。
またＥＣＬの形式では回路の内部で使っている５、２Ｖ
（または−４，５Ｖ）の電源以外に一２Ｖの電源を用意
する必要があり、高速信号がこれに５０Ωの抵抗素子で
終端されているため、高速動作の評価や、実際にこれら
の素子を実装することが素子動作が高速になればなる程
、困難となって来た。
（または−４，５Ｖ）の電源以外に一２Ｖの電源を用意
する必要があり、高速信号がこれに５０Ωの抵抗素子で
終端されているため、高速動作の評価や、実際にこれら
の素子を実装することが素子動作が高速になればなる程
、困難となって来た。
本発明の目的は前述の欠点を改善し、高周波特性を損な
うことなく信号の伝送ができるように入出力回路の形式
を変更し、高速動作を可能とした化合物半導体集積回路
を提供することにある。
うことなく信号の伝送ができるように入出力回路の形式
を変更し、高速動作を可能とした化合物半導体集積回路
を提供することにある。
［課題を解決するための手段］
第１図は本発明の原理構成を示す図である。第１図にお
いて、１，２．１４，３１．３２．３３はＦＥＴ、７は
接地端子、１２は整合用抵抗素子、１５は信号伝送線路
、２０．２１は化合物半導体集積回路を示す。
いて、１，２．１４，３１．３２．３３はＦＥＴ、７は
接地端子、１２は整合用抵抗素子、１５は信号伝送線路
、２０．２１は化合物半導体集積回路を示す。
本発明は下記の構成である。即ち、
化合物半導体集積回路２０において、入力回路としてＦ
ＥＴ１４の入力端子１４−２と接地端子７との間に、信
号伝送線路１５と整合をとるための抵抗１２を接続し、
出力回路としてはＦＥＴ３１のオープントレイン型の出
力回路を具備することで構成する。
ＥＴ１４の入力端子１４−２と接地端子７との間に、信
号伝送線路１５と整合をとるための抵抗１２を接続し、
出力回路としてはＦＥＴ３１のオープントレイン型の出
力回路を具備することで構成する。
ここで、入出力回路のＦＥＴ１．１４．３１は同一集積
回路の入出力回路におけるＦＥＴであっても良い。
回路の入出力回路におけるＦＥＴであっても良い。
［作用］
第１図に示す集積回路２１の出力段ＦＥＴＩはそのソー
ス電極１−３を最終段ＦＥＴ３１のソース電極３１−３
と接続し、ドレイン電極３１−１はオープン形式として
いる。なお、ここでＦＥＴＩのドレイン電極１−１ は
接地せず、ＦＥＴ３１のトレイン電極３］−１の相補出
力として用いるごとも可能である。
ス電極１−３を最終段ＦＥＴ３１のソース電極３１−３
と接続し、ドレイン電極３１−１はオープン形式として
いる。なお、ここでＦＥＴＩのドレイン電極１−１ は
接地せず、ＦＥＴ３１のトレイン電極３］−１の相補出
力として用いるごとも可能である。
信号は伝送線路１５を高周波特性を損なうことなく集積
回路２０の入力端子に到達する。このときＦＥＴ１４の
ゲート電極１４−２に例えば５０Ωの抵抗素子を千ノブ
内に製作、接続し、整合をとっている。ＦＥＴ１．４で
受けた信号は集積回路内部ゲ−１−１０に印加され処理
される。
回路２０の入力端子に到達する。このときＦＥＴ１４の
ゲート電極１４−２に例えば５０Ωの抵抗素子を千ノブ
内に製作、接続し、整合をとっている。ＦＥＴ１．４で
受けた信号は集積回路内部ゲ−１−１０に印加され処理
される。
ＦＥＴ３２は電流Ｉ３□を流ず定電流源として動作し、
“■］゛レヘレベ電位を−（１：＋ｚＸＲ＋□）（Ｖ）
に調整し、ＦＥＴ１４のｌ・レイン、ソース間に“１１
”レベルの場合でも最低限必要な電圧を印加する役目
を果たしている。ＦＥＴ３２ば無くとも動作は可能であ
るが、入力段ＦＥＴ１４のドレ・イン電極１４−１とソ
ース電極１４−２間に充分な電圧が加わらず、結果的に
内部ゲートに加わる振幅が減少することになる。ここで
Ｒ１□は抵抗素子１２の）氏抗イ直である。
“■］゛レヘレベ電位を−（１：＋ｚＸＲ＋□）（Ｖ）
に調整し、ＦＥＴ１４のｌ・レイン、ソース間に“１１
”レベルの場合でも最低限必要な電圧を印加する役目
を果たしている。ＦＥＴ３２ば無くとも動作は可能であ
るが、入力段ＦＥＴ１４のドレ・イン電極１４−１とソ
ース電極１４−２間に充分な電圧が加わらず、結果的に
内部ゲートに加わる振幅が減少することになる。ここで
Ｒ１□は抵抗素子１２の）氏抗イ直である。
［実施例］
第２図は本発明の実施例として、第２図Ａに入力回路に
レベルシフＩ・回路・定電流源を接続した場合を、また
第２図Ｂは定電流源の替わりに抵抗素子を接続した場合
を示す。第２国人において、１６はレベルシフト用ダイ
オード、１７は定電流源回路を示す。第１図における入
力側ＦＥＴＩのケート電極と接地間の電位は電流Ｉ２と
電流■３□で決まり、“Ｉ］”レベルで−（■３□ＸＲ
，□） 〔■〕、” Ｌ ”レベルで−（（１２佳■３
□）×Ｒ１□） 〔■〕となる。このとき入力段ＦＥＴ
１４のドレイン電極１４−１と、ソース電極１４−２間
に充分な電圧を加えようとすると、入力回路の電流Ｉ３
゜を大きくすることが必要となり、消費電力が大きくな
ってしまう。逆に■３゜を小さく設定すると、両電極間
に充分な電圧が加わらず、結果的に内部ケートに加わる
振幅が減少することとなる。本実施例ではそれらを改善
するため、レベルシフト用ダイオード１６によりレベル
シフトを行っている。定電流源回路１７はレベルシフＩ
・用ダイオード１６に対しバイアスをかける目的で接続
されたもので、１〜２ｍＡの第１図と比べＣかなり小さ
な電流が流れるように選定する。この電流値により第１
図におけるオープンドレイン出力段の’ Ｈ”レベルの
電位が決定され、これば第１図の場合よりかなりＯＶに
近いが、人力部ＦＥＴＩのゲート電極１−２には更にレ
ベルシフト用ダイオード１６によりＶＬＳだけレベルシ
フトした電圧が加わり、結果的にＦＢＴｌのドレイン電
極１−１ とソース電極１−３の間には充分な電圧が加
わることになる。一方、オーブンドレイン出力段の電流
源の電流値により伝送信号の振幅が定まるのは、第１図
の場合と同じである。またレベルシフト用ダイオード１
６に容量が大きなものを用いれば、高周波特性に悪影響
はない。
レベルシフＩ・回路・定電流源を接続した場合を、また
第２図Ｂは定電流源の替わりに抵抗素子を接続した場合
を示す。第２国人において、１６はレベルシフト用ダイ
オード、１７は定電流源回路を示す。第１図における入
力側ＦＥＴＩのケート電極と接地間の電位は電流Ｉ２と
電流■３□で決まり、“Ｉ］”レベルで−（■３□ＸＲ
，□） 〔■〕、” Ｌ ”レベルで−（（１２佳■３
□）×Ｒ１□） 〔■〕となる。このとき入力段ＦＥＴ
１４のドレイン電極１４−１と、ソース電極１４−２間
に充分な電圧を加えようとすると、入力回路の電流Ｉ３
゜を大きくすることが必要となり、消費電力が大きくな
ってしまう。逆に■３゜を小さく設定すると、両電極間
に充分な電圧が加わらず、結果的に内部ケートに加わる
振幅が減少することとなる。本実施例ではそれらを改善
するため、レベルシフト用ダイオード１６によりレベル
シフトを行っている。定電流源回路１７はレベルシフＩ
・用ダイオード１６に対しバイアスをかける目的で接続
されたもので、１〜２ｍＡの第１図と比べＣかなり小さ
な電流が流れるように選定する。この電流値により第１
図におけるオープンドレイン出力段の’ Ｈ”レベルの
電位が決定され、これば第１図の場合よりかなりＯＶに
近いが、人力部ＦＥＴＩのゲート電極１−２には更にレ
ベルシフト用ダイオード１６によりＶＬＳだけレベルシ
フトした電圧が加わり、結果的にＦＢＴｌのドレイン電
極１−１ とソース電極１−３の間には充分な電圧が加
わることになる。一方、オーブンドレイン出力段の電流
源の電流値により伝送信号の振幅が定まるのは、第１図
の場合と同じである。またレベルシフト用ダイオード１
６に容量が大きなものを用いれば、高周波特性に悪影響
はない。
第２図Ｂは他の実施例を示し、第２国人に示す定電流源
回路１７を抵抗素子１８に置換えたことを示している。
回路１７を抵抗素子１８に置換えたことを示している。
抵抗素子１８は定電流源回路１７と同程度の電流を流す
値に選定する。なお、レベルシフト用ダイオ−１−１６
が無い場合は第１図と同様に、第１図の定電流源ＦＥ７
３２が流すのと同程度の電流を流すように抵抗１８を設
定する必要がある。
値に選定する。なお、レベルシフト用ダイオ−１−１６
が無い場合は第１図と同様に、第１図の定電流源ＦＥ７
３２が流すのと同程度の電流を流すように抵抗１８を設
定する必要がある。
次に第３図は、化合物半導体集積回路としてケーＩ−長
０．５μｍのＧａＡｓ ＭＥＳＦＥＴによる論理演算
回路を２段縦続接続し、５ＧＨｚの測定用パルスを入力
させたとき、出力信号をオシロスコープで確認した時の
構成図である。第４図に示す波形図のように立上り時間
ｔｒを測定すると約３５ｐＳであって、波形にリンギン
グなども殆ど見られず、従来と比べてジッタも少なく、
極めて良い特性が得られている。同時に立下り時間ｔｆ
も測定すると殆ど同一値であった。
０．５μｍのＧａＡｓ ＭＥＳＦＥＴによる論理演算
回路を２段縦続接続し、５ＧＨｚの測定用パルスを入力
させたとき、出力信号をオシロスコープで確認した時の
構成図である。第４図に示す波形図のように立上り時間
ｔｒを測定すると約３５ｐＳであって、波形にリンギン
グなども殆ど見られず、従来と比べてジッタも少なく、
極めて良い特性が得られている。同時に立下り時間ｔｆ
も測定すると殆ど同一値であった。
［発明の効果］
このようにして本発明によると、前段または後段とのイ
ンタフェースとして一２Ｖの電源と終端抵抗とを必要と
せずに、所定の特性インピーダンスを有する線路で、直
結するのみで良い。そのため高周波特性を改善すること
か出来て、またオープンソース型と比べて良い高周波特
性をもつオプントレイン型出力回路を用いるから、Ｇａ
Ａｓ集積回路の能力を充分に発揮することが出来る。
ンタフェースとして一２Ｖの電源と終端抵抗とを必要と
せずに、所定の特性インピーダンスを有する線路で、直
結するのみで良い。そのため高周波特性を改善すること
か出来て、またオープンソース型と比べて良い高周波特
性をもつオプントレイン型出力回路を用いるから、Ｇａ
Ａｓ集積回路の能力を充分に発揮することが出来る。
第１図は本発明の原理構成を示す図、
第２図は本発明の実施例の構成を示す図、第３図は本発
明の実施例による回路接続を示す図、第４図は第３図に
よる特性測定の説明図、第５図・第６図は従来の集積回
路の構成図である。 １．２．１４．３１−ＦＥＴ ７−接地端子 １２−整合用抵抗素子 １５−信号伝送線路 ２０．２１−化合物半導体集積回路 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 塞 方ヒ、竹′ｊ 第２ 図 ２０集積回お ニー□− ２Ｉ集積回路 ノ 一一二一−コ 第５ 図 第６図
明の実施例による回路接続を示す図、第４図は第３図に
よる特性測定の説明図、第５図・第６図は従来の集積回
路の構成図である。 １．２．１４．３１−ＦＥＴ ７−接地端子 １２−整合用抵抗素子 １５−信号伝送線路 ２０．２１−化合物半導体集積回路 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 塞 方ヒ、竹′ｊ 第２ 図 ２０集積回お ニー□− ２Ｉ集積回路 ノ 一一二一−コ 第５ 図 第６図
Claims (1)
- 【特許請求の範囲】 化合物半導体集積回路（２０）において、入力回路と
してＦＥＴ（１４）の入力端子（１４−２）と接地端子
（７）との間に、信号伝送線路（１５）と整合をとるた
めの抵抗（１２）を接続し、 出力回路としてはＦＥＴ（３１）のオープンドレイン型
の出力回路を具備すること を特徴とする化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212072A JPH0260320A (ja) | 1988-08-26 | 1988-08-26 | 化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212072A JPH0260320A (ja) | 1988-08-26 | 1988-08-26 | 化合物半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0260320A true JPH0260320A (ja) | 1990-02-28 |
Family
ID=16616399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63212072A Pending JPH0260320A (ja) | 1988-08-26 | 1988-08-26 | 化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0260320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7539110B2 (en) | 1998-09-09 | 2009-05-26 | Mitsubishi Kagaku Media Co., Ltd. | Optical information recording medium and optical recording method |
-
1988
- 1988-08-26 JP JP63212072A patent/JPH0260320A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7539110B2 (en) | 1998-09-09 | 2009-05-26 | Mitsubishi Kagaku Media Co., Ltd. | Optical information recording medium and optical recording method |
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