JP2919012B2 - 整合回路 - Google Patents
整合回路Info
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- JP2919012B2 JP2919012B2 JP2199192A JP19919290A JP2919012B2 JP 2919012 B2 JP2919012 B2 JP 2919012B2 JP 2199192 A JP2199192 A JP 2199192A JP 19919290 A JP19919290 A JP 19919290A JP 2919012 B2 JP2919012 B2 JP 2919012B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はハイブリッドICやLSI上で低電力かつ高速で
信号を送信，受信する整合回路に関するものである。
信号を送信，受信する整合回路に関するものである。
回路間の信号の伝送する配線長が伝送する信号の高周
波数成分の波長の1/4程度以上になると電磁波的性質が
現われてきて信号の反射，放射等の現象が生じて波形が
劣化する。これを防いで信号を波形劣化なく伝送するた
めには配線を伝送線路として構成／設計し，その特性イ
ンピーダンスで送信回路側あるいは受信回路側，または
両側で終端しインピーダンス整合をとる必要がある。
波数成分の波長の1/4程度以上になると電磁波的性質が
現われてきて信号の反射，放射等の現象が生じて波形が
劣化する。これを防いで信号を波形劣化なく伝送するた
めには配線を伝送線路として構成／設計し，その特性イ
ンピーダンスで送信回路側あるいは受信回路側，または
両側で終端しインピーダンス整合をとる必要がある。
高速信号を扱うECL（Emitter Coupled Logic:エミッ
タ結合論理）回路では,IC間の接続にこうしたインピー
ダンス整合回路を用いており，第10図に，研究開発段階
の高速ICでよく使用されるオープンコレクタ形式と称す
る整合回路の構成例を示す。参考文献；鈴木，他“バイ
ポーラ モノリシック マルチギガビット デシジョン
サーキット”アイ・イー・イー・イー，ソリッド−ス
テート サーキッツ，エスシー19巻，第４号,462−467
頁,1984年（M.Suzuki,et.al.,“A Bipolar Monolithic
Multigigabit/s Decision Circuit,"IEEE,solid−State
Circuits Vol.SC−19,No.4,pp.462−467,1984）。送信
回路は電流源I1,差動対トランジスタQ1,Q2,負荷抵抗Rc
からなるトランジスタ差動対回路で構成され、受信回路
は終端抵抗RT,トランジスタQ3,プルダウン抵抗REFから
なるエミッタフォロワで構成されている。伝送線路TLの
特性インピーダンスZ0は標準的には50Ω,75Ωが一般に
使用される。VCCは高電位側電源,VEEは低電位側源であ
る。この第10図構成は，送信側のトランジスタ差動対回
路の一方の負荷抵抗を終端抵抗RTとして受信側に配置し
て整合をとる形式であり，受信側のみで整合をとること
から受端整合と呼ばれる。
タ結合論理）回路では,IC間の接続にこうしたインピー
ダンス整合回路を用いており，第10図に，研究開発段階
の高速ICでよく使用されるオープンコレクタ形式と称す
る整合回路の構成例を示す。参考文献；鈴木，他“バイ
ポーラ モノリシック マルチギガビット デシジョン
サーキット”アイ・イー・イー・イー，ソリッド−ス
テート サーキッツ，エスシー19巻，第４号,462−467
頁,1984年（M.Suzuki,et.al.,“A Bipolar Monolithic
Multigigabit/s Decision Circuit,"IEEE,solid−State
Circuits Vol.SC−19,No.4,pp.462−467,1984）。送信
回路は電流源I1,差動対トランジスタQ1,Q2,負荷抵抗Rc
からなるトランジスタ差動対回路で構成され、受信回路
は終端抵抗RT,トランジスタQ3,プルダウン抵抗REFから
なるエミッタフォロワで構成されている。伝送線路TLの
特性インピーダンスZ0は標準的には50Ω,75Ωが一般に
使用される。VCCは高電位側電源,VEEは低電位側源であ
る。この第10図構成は，送信側のトランジスタ差動対回
路の一方の負荷抵抗を終端抵抗RTとして受信側に配置し
て整合をとる形式であり，受信側のみで整合をとること
から受端整合と呼ばれる。
また受端整合では実装による不整合が生じた場合（た
とえば伝送線路と回路の接続部のパッケージのリードや
ボンディングワイヤ等）や信号周波数が高くなって受信
側回路の入力トランジスタの入力容量による不整合が生
じた場合，受信側での反射波が送信側でほぼ完全反射し
てふたたび受信側へもどってくる多重反射が波形劣化を
助長する。この多重反射を防止するには送信側も線路の
インピーダンスで終端する送受端整合が効果的である。
第11図には第10図の受端整合から送受端整合に拡張した
場合の回路構成例を示す。参考文献；ハウエンスチャイ
ルド，他“８ギガビットまでの信号処理用の多用途シリ
コン バイポーラ XOR ゲート”エレクトロニクス
レター,26巻，第２号,114−115頁,1990年（J.Hauenschi
ld,et.al.,“Versatile Silicon Bipolar XOR Gate for
Signal Processing up to 8 Gbit/s,"Elec.Lett.,Vol.
26,No.2,pp.114−115,1990）。終端抵抗RTが新たに送信
側にも配置されており，伝送線路TLの両側で終端してい
る。したがって，受信あるいは送信側で実装による不整
合があり反射波が生じても送信あるいは受信側でほぼ吸
収されて多重反射は極めて小さくなる。
とえば伝送線路と回路の接続部のパッケージのリードや
ボンディングワイヤ等）や信号周波数が高くなって受信
側回路の入力トランジスタの入力容量による不整合が生
じた場合，受信側での反射波が送信側でほぼ完全反射し
てふたたび受信側へもどってくる多重反射が波形劣化を
助長する。この多重反射を防止するには送信側も線路の
インピーダンスで終端する送受端整合が効果的である。
第11図には第10図の受端整合から送受端整合に拡張した
場合の回路構成例を示す。参考文献；ハウエンスチャイ
ルド，他“８ギガビットまでの信号処理用の多用途シリ
コン バイポーラ XOR ゲート”エレクトロニクス
レター,26巻，第２号,114−115頁,1990年（J.Hauenschi
ld,et.al.,“Versatile Silicon Bipolar XOR Gate for
Signal Processing up to 8 Gbit/s,"Elec.Lett.,Vol.
26,No.2,pp.114−115,1990）。終端抵抗RTが新たに送信
側にも配置されており，伝送線路TLの両側で終端してい
る。したがって，受信あるいは送信側で実装による不整
合があり反射波が生じても送信あるいは受信側でほぼ吸
収されて多重反射は極めて小さくなる。
第10図の受端整合回路と第11図の送受端整合回路に共
通する問題点は消費電流が大きいということである。た
とえば伝送信号の振幅と線路のインピーダンスを標準的
な1Vと500Ωにすると，受端整合のトランジスタ差動対
回路での消費電流は20mAとかなり大きく，送受端整合だ
と40mAもの電流を必要とする。一般的には出力部の電流
が大きければその前段の回路の電流もある程度必要であ
り，トータルの消費電流はさらに増加する。したがって
従来の受端整合，送受端整合の問題点は消費電流の大き
さにあり，これを解決することが課題である。
通する問題点は消費電流が大きいということである。た
とえば伝送信号の振幅と線路のインピーダンスを標準的
な1Vと500Ωにすると，受端整合のトランジスタ差動対
回路での消費電流は20mAとかなり大きく，送受端整合だ
と40mAもの電流を必要とする。一般的には出力部の電流
が大きければその前段の回路の電流もある程度必要であ
り，トータルの消費電流はさらに増加する。したがって
従来の受端整合，送受端整合の問題点は消費電流の大き
さにあり，これを解決することが課題である。
本発明の目的は，従来技術での上記した課題を解決
し，整合特性にすぐれた受端整合回路あるいは送受端整
合回路を従来よりも少ない電流で実現することのできる
整合回路を提供することにある。
し，整合特性にすぐれた受端整合回路あるいは送受端整
合回路を従来よりも少ない電流で実現することのできる
整合回路を提供することにある。
ある一定の特定インピーダンスZ0をもつ伝送線路TL
と、トランジスタをふくむ送信回路と、トランジスタを
含む受信回路とからなり、上記特性インピーダンスZ0で
上記受信回路と上記送信回路との両側を終端する整合回
路において、上記送信回路は、ベース端子に信号が入力
され、かつエミッタ端子から伝送線路TLへ信号を出力す
るトランジスタQ1を有し、上記トランジスタQ1の上記エ
ミッタ端子からみたインピーダンスを送信側の終端イン
ピーダンスの一部または全部として利用し、上記受信回
路はトランジスタQ2を有し、上記トランジスタQ2は、ベ
ース端子が基準電圧に接続され、かつエミッタ端子に上
記伝送線路TLから信号が入力され、かつコレクタ端子が
受信側の電圧振幅を発生させる負荷抵抗に接続され、上
記トランジスタQ2の上記エミッタ端子からみたインピー
ダンスを受信側の終端インパーダンスの一部または全部
として利用する。
と、トランジスタをふくむ送信回路と、トランジスタを
含む受信回路とからなり、上記特性インピーダンスZ0で
上記受信回路と上記送信回路との両側を終端する整合回
路において、上記送信回路は、ベース端子に信号が入力
され、かつエミッタ端子から伝送線路TLへ信号を出力す
るトランジスタQ1を有し、上記トランジスタQ1の上記エ
ミッタ端子からみたインピーダンスを送信側の終端イン
ピーダンスの一部または全部として利用し、上記受信回
路はトランジスタQ2を有し、上記トランジスタQ2は、ベ
ース端子が基準電圧に接続され、かつエミッタ端子に上
記伝送線路TLから信号が入力され、かつコレクタ端子が
受信側の電圧振幅を発生させる負荷抵抗に接続され、上
記トランジスタQ2の上記エミッタ端子からみたインピー
ダンスを受信側の終端インパーダンスの一部または全部
として利用する。
導通状態にあるトランジスタのエミッタ端子から見た
出力インピーダンスを終端インピーダンスの一部として
利用することにより，受端整合，送受端整合を従来技術
より十分小さい消費電流で実現できるようになる。この
理由については，次の第１図実施例回路の動作説明にお
いて詳述する。
出力インピーダンスを終端インピーダンスの一部として
利用することにより，受端整合，送受端整合を従来技術
より十分小さい消費電流で実現できるようになる。この
理由については，次の第１図実施例回路の動作説明にお
いて詳述する。
まず，本発明を受端整合回路に適用した場合について
記す。第１の実施例を第１図に示す。受信回路におい
て,Q3,REFからなるエミッタフォロアの前段にトランジ
スタQ4,抵抗RC,RT,電流源I2からなる回路を設けた構成
になっている。Q4,RC,RTは送信回路のトランジスタ差動
対回路と伝送線路を介してベース接地のカスケード接続
を構成している。VRはカスケード接続用の基準電圧であ
り,I2は後述する理由により,Q4を常時導通状態に置くた
めのバイアス用電流源である。
記す。第１の実施例を第１図に示す。受信回路におい
て,Q3,REFからなるエミッタフォロアの前段にトランジ
スタQ4,抵抗RC,RT,電流源I2からなる回路を設けた構成
になっている。Q4,RC,RTは送信回路のトランジスタ差動
対回路と伝送線路を介してベース接地のカスケード接続
を構成している。VRはカスケード接続用の基準電圧であ
り,I2は後述する理由により,Q4を常時導通状態に置くた
めのバイアス用電流源である。
本回路の動作は次のように説明される。送信回路にお
いてトランジスタ差動対回路に印加した信号D,の変化
に対応した電流の変化分ΔＩと線路の特性インピーダン
スZ0で発生する電圧信号（振幅ΔＶ＝ΔＩ×Z0）が点
から伝送線路に印加される。点から受信回路側をみた
インピーダンスZ,すなわち受信回路の終端インピーダン
スは後述するようにZ0と同じになるように設計するの
で，電圧信号は線路を伝送して反射なしに受信側に達す
ることができる。そしてこの電圧信号とQ4のベースに印
加されている標準電圧VRとの大小関係でQ4に流れる電流
が制御され，負荷抵抗RCに信号Ｄが現われる。すなわ
ち，この構成では整合用の終端インピーダンスＺはRTと
トランジスタのエミッタ端子から見た出力インピーダン
スの和で形成すること，並びに，この終端インピーダン
スと信号電圧発生用の負荷抵抗RCとは完全に分離されて
いることを特徴としている。
いてトランジスタ差動対回路に印加した信号D,の変化
に対応した電流の変化分ΔＩと線路の特性インピーダン
スZ0で発生する電圧信号（振幅ΔＶ＝ΔＩ×Z0）が点
から伝送線路に印加される。点から受信回路側をみた
インピーダンスZ,すなわち受信回路の終端インピーダン
スは後述するようにZ0と同じになるように設計するの
で，電圧信号は線路を伝送して反射なしに受信側に達す
ることができる。そしてこの電圧信号とQ4のベースに印
加されている標準電圧VRとの大小関係でQ4に流れる電流
が制御され，負荷抵抗RCに信号Ｄが現われる。すなわ
ち，この構成では整合用の終端インピーダンスＺはRTと
トランジスタのエミッタ端子から見た出力インピーダン
スの和で形成すること，並びに，この終端インピーダン
スと信号電圧発生用の負荷抵抗RCとは完全に分離されて
いることを特徴としている。
この回路の受端回路の終端インピーダンスＺはRTにト
ランジスタのエミッタ端子から見たインピーダンスを加
えたものになり，トランジスタの電流増幅率hFEが大き
い場合は近似的に次式で記述できる。
ランジスタのエミッタ端子から見たインピーダンスを加
えたものになり，トランジスタの電流増幅率hFEが大き
い場合は近似的に次式で記述できる。
Ｚ≒RT＋RE＋1/gm （１） ここで 1/gm＝VT/I （２） VT＝kT/q （３） RE:トランジスタのエミッタ抵抗 gm:トランジスタのトランスコンダクタンス I:トランジスタのエミッタ電流 k:ボルツマン定数 q:電子の電荷量 T:絶対温度 VT:Thermal Voltageであり，常温で約25mV gmは（２）式のように電流に依存するためトランジス
タの使用バイアス電流範囲により次のように分類でき
る。すなわち，考えている動作領域において1/gm≪Z0な
らばＺ≒RT＋REとなり,RTを適当に選びRT＋RE＝Z0とな
るようにすれば完全な整合がとれる。また1/gmの変化分
が0.4Z0以下ならばRTを適当に選び 0.8Z0＜RT＋RE＋1/gm＜1.2Z0 なる範囲となるよう設定することができ，この場合には
反射係数が−20dB以下の良好な整合を実現できる。逆に
言うと，（２）式により，電流Ｉを調整することによ
り,1/gmの変化を制御し，ある一定の整合性を確保する
ことができる。バイアス用電流源I2はトランジスタが完
全にオフすることを防ぎ,1/gmの変化を小さくする働き
をしている。
タの使用バイアス電流範囲により次のように分類でき
る。すなわち，考えている動作領域において1/gm≪Z0な
らばＺ≒RT＋REとなり,RTを適当に選びRT＋RE＝Z0とな
るようにすれば完全な整合がとれる。また1/gmの変化分
が0.4Z0以下ならばRTを適当に選び 0.8Z0＜RT＋RE＋1/gm＜1.2Z0 なる範囲となるよう設定することができ，この場合には
反射係数が−20dB以下の良好な整合を実現できる。逆に
言うと，（２）式により，電流Ｉを調整することによ
り,1/gmの変化を制御し，ある一定の整合性を確保する
ことができる。バイアス用電流源I2はトランジスタが完
全にオフすることを防ぎ,1/gmの変化を小さくする働き
をしている。
整合性を保証しながら（たとえば上述しように反射係
数を−20dB以下とする）領域において，どこまで低電流
化が可能かを検討してみる。
数を−20dB以下とする）領域において，どこまで低電流
化が可能かを検討してみる。
第１図において，バイアス電流I2＝IB,スイッチ電流I
1＝ISとすると IBＩIB＋IS （４） したがって VT/（IB＋IS）1/gmVT/IB （５） 一方，線路のインピーダンスを標準的な50Ωとすると−
20dB以下の反射係数を得るためには終端抵抗は次の領域
に設定する必要がある。
1＝ISとすると IBＩIB＋IS （４） したがって VT/（IB＋IS）1/gmVT/IB （５） 一方，線路のインピーダンスを標準的な50Ωとすると−
20dB以下の反射係数を得るためには終端抵抗は次の領域
に設定する必要がある。
40ΩRT＋RE＋1/gm＜60Ω （６） したがって,RT＋RE＝40Ωと設定すると ０Ω1/gm20Ω （７） である必要があるので（５）式よりIB1.25mAであるこ
とが条件となる。スイッチ電流ISを2mAとしても送受端
回路に必要な電流は2mA＋1.25mA＝3.25mAとなり，従来
の20mAと比較して1/6まで低電流化が可能である。
とが条件となる。スイッチ電流ISを2mAとしても送受端
回路に必要な電流は2mA＋1.25mA＝3.25mAとなり，従来
の20mAと比較して1/6まで低電流化が可能である。
第２図は，本実施例回路の反射特性（シミュレーショ
ン示す）。点から受信回路を見た時のスキャッタリン
グ・パラメータS11特性の周波数依存性であり，線路の
インピーダンスは50Ωを仮定した。トランジスタは，し
ゃ断周波数fT＝100GHz程度,RE＝５Ωのものを想定し，
バイアス電流＝スイッチ電流＝2mA,RT＝35Ωに設定した
時，トランジスタQ4を流れる電流Ｉが2.0mA,2.5mA,3.0m
A,3.5mA,4.0mAと変化した場合について示してある。す
べての電流領域において30GHz程度までS11＜−20dBを確
保し良好な整合特性が得られていることがわかる。この
例では従来回路に比較して4mA/20mA＝1/5倍の低電流化
が実現されている。
ン示す）。点から受信回路を見た時のスキャッタリン
グ・パラメータS11特性の周波数依存性であり，線路の
インピーダンスは50Ωを仮定した。トランジスタは，し
ゃ断周波数fT＝100GHz程度,RE＝５Ωのものを想定し，
バイアス電流＝スイッチ電流＝2mA,RT＝35Ωに設定した
時，トランジスタQ4を流れる電流Ｉが2.0mA,2.5mA,3.0m
A,3.5mA,4.0mAと変化した場合について示してある。す
べての電流領域において30GHz程度までS11＜−20dBを確
保し良好な整合特性が得られていることがわかる。この
例では従来回路に比較して4mA/20mA＝1/5倍の低電流化
が実現されている。
第３図は本発明を受端整合回路に適用した第２の実施
例である。この実施例は第１の実施例において，送信回
路のトランジスタ差動対回路のコモンエミッタ部に直列
帰還抵抗RFを負荷し，バイアス用電流源I2を省略した回
路構成である。この構成では信号Ｄの振幅がある程度小
さい時,Q4が常に導通状態にあり，バイアス用の電流源
を省略しても常に電流が流れているため1/gmの変化が小
さく（７）式を満足できる場合がある。したがってこの
ような場合には実施例１と同様な効果が得られる。
例である。この実施例は第１の実施例において，送信回
路のトランジスタ差動対回路のコモンエミッタ部に直列
帰還抵抗RFを負荷し，バイアス用電流源I2を省略した回
路構成である。この構成では信号Ｄの振幅がある程度小
さい時,Q4が常に導通状態にあり，バイアス用の電流源
を省略しても常に電流が流れているため1/gmの変化が小
さく（７）式を満足できる場合がある。したがってこの
ような場合には実施例１と同様な効果が得られる。
第４図は本発明を受端整合回路に適用した第３の実施
例である。これは第２の実施例において抵抗RTを省略し
た構成である。Q4が常に導通状態にあり，かつトランジ
スタのエミッタからみたインピーダンスが伝送線路のイ
ンピーダンスにほぼ等しい場合，たとえばZ0＝50Ωなら
ば 40ΩRE＋1/gm60Ω なる範囲にある場合にはRTを省略しても実施例１と同等
の効果が得られる。
例である。これは第２の実施例において抵抗RTを省略し
た構成である。Q4が常に導通状態にあり，かつトランジ
スタのエミッタからみたインピーダンスが伝送線路のイ
ンピーダンスにほぼ等しい場合，たとえばZ0＝50Ωなら
ば 40ΩRE＋1/gm60Ω なる範囲にある場合にはRTを省略しても実施例１と同等
の効果が得られる。
次に，本発明を送受端整合回路に応用した場合につい
て記す。第５図は送受端整合回路における第１の実施例
である。トランジスタQ1,Q2,電流源I2,I3,抵抗R1,R2は
伝送線路TLを介してトランジスタ差動対回路を構成して
いる。電流源I1,I4はトランジスタQ1,Q2のバイアス電流
を与えるものであり，抵抗RTはそれぞれ送信，受信側で
の終端インピーダンスの一部である。その動作は次のよ
うに説明される。送信側でQ1のベースに印加された信号
VLは送信回路の出力インピーダンスＺ（すなわち，点
から送信回路側をみたインピーダンスであり，これが送
信側の終端インピーダンスとなる）と線路の特性インピ
ーダンスZ0によりVS＝VL・Z0（Ｚ＋Z0）に分圧されて
（この場合,ZはほぼZ0に等しいように設計するので1/2
に分圧される）伝送線路に印加される。点から受信回
路側を見たインピーダンス，すなわち受信側の終端イン
ピーダンスもＺと同じであり，すなわちZ0とほぼ同じで
あるから，その分圧された信号VSは線路を伝送して反射
なしに受信側に達することができる。そしてこの分圧信
号VSとQ2のベースに印加されている基準電圧VRとの大小
関係でQ2に流れる電流が制御され，負荷抵抗R2に信号Ｄ
が現われる。すなわち，この構成でも整合用の終端イン
ピーダンスＺはトランジスタのエミッタ端子から見た出
力インピーダンスの和で形成すること，並びに，この終
端インピーダンスと信号電圧発生用の負荷抵抗とは完全
に分離されていることを特徴としている。
て記す。第５図は送受端整合回路における第１の実施例
である。トランジスタQ1,Q2,電流源I2,I3,抵抗R1,R2は
伝送線路TLを介してトランジスタ差動対回路を構成して
いる。電流源I1,I4はトランジスタQ1,Q2のバイアス電流
を与えるものであり，抵抗RTはそれぞれ送信，受信側で
の終端インピーダンスの一部である。その動作は次のよ
うに説明される。送信側でQ1のベースに印加された信号
VLは送信回路の出力インピーダンスＺ（すなわち，点
から送信回路側をみたインピーダンスであり，これが送
信側の終端インピーダンスとなる）と線路の特性インピ
ーダンスZ0によりVS＝VL・Z0（Ｚ＋Z0）に分圧されて
（この場合,ZはほぼZ0に等しいように設計するので1/2
に分圧される）伝送線路に印加される。点から受信回
路側を見たインピーダンス，すなわち受信側の終端イン
ピーダンスもＺと同じであり，すなわちZ0とほぼ同じで
あるから，その分圧された信号VSは線路を伝送して反射
なしに受信側に達することができる。そしてこの分圧信
号VSとQ2のベースに印加されている基準電圧VRとの大小
関係でQ2に流れる電流が制御され，負荷抵抗R2に信号Ｄ
が現われる。すなわち，この構成でも整合用の終端イン
ピーダンスＺはトランジスタのエミッタ端子から見た出
力インピーダンスの和で形成すること，並びに，この終
端インピーダンスと信号電圧発生用の負荷抵抗とは完全
に分離されていることを特徴としている。
この回路の終端インピーダンスＺもRTにトランジスタ
のエミッタ端子から見た出力インピーダンスを加えたも
のになり，式（１）〜（３）で表現できる。低電流化に
ついてもバイアス電流I1＝I4＝IB,スイッチ電流I2＝I3
＝IS/2とすると式（４）〜（７）式で説明できる。した
がってスイッチ電流ISを2mAとしても送受端整合回路に
必要な電流は2mA＋２×1.25mA＝4.5mAとなり従来の40mA
と比較して1/9まで低電流化が可能である。
のエミッタ端子から見た出力インピーダンスを加えたも
のになり，式（１）〜（３）で表現できる。低電流化に
ついてもバイアス電流I1＝I4＝IB,スイッチ電流I2＝I3
＝IS/2とすると式（４）〜（７）式で説明できる。した
がってスイッチ電流ISを2mAとしても送受端整合回路に
必要な電流は2mA＋２×1.25mA＝4.5mAとなり従来の40mA
と比較して1/9まで低電流化が可能である。
第６図には本実施例の伝送波形特性（シミュレーショ
ン）を示す。トランジスタはfT＝100GHz程度,RE＝５Ω
のものを想定し,IB＝IS＝2mAと設定した。送信側の信号
Ｄの振幅VLは500mV,受信側の信号Ｄの振幅は1Vで設計し
た。伝送される分圧振幅VSは250mVで，図（ａ）には伝
送線路の両側，点に現われる分圧電圧波形を示して
あり，（ｂ）には負荷抵抗R1,R2に現われる電圧（R2の
方は受信側の信号Ｄ）を示す。横軸は時間，縦軸は電圧
値であり,VCCをグランド,VEEを−6.0Vの負電源としたの
で負の値となっている。図（ａ）で，主に送信側波形に
みられる波形の乱れは受信側での若干の不整合による反
射が送信側にもどって重畳しているからである。しか
し，この反射波形は送信側でほぼ吸収されて多重反射は
ほとんど問題にならないこと，またこの反射波形の電圧
振幅は伝送振幅の1/10程度，すなわち反射係数−20dB程
度であることは図から明らかである。すなわち良好な整
合特性が得られており，その結果として（ｂ）の受信側
の信号はクリーンな波形が得られている。この実施例で
は消費電流は２×IB＋IS＝6mAであり，従来構成に対し
て6mA/40mA＝約1/7倍の低電流化が図られている。
ン）を示す。トランジスタはfT＝100GHz程度,RE＝５Ω
のものを想定し,IB＝IS＝2mAと設定した。送信側の信号
Ｄの振幅VLは500mV,受信側の信号Ｄの振幅は1Vで設計し
た。伝送される分圧振幅VSは250mVで，図（ａ）には伝
送線路の両側，点に現われる分圧電圧波形を示して
あり，（ｂ）には負荷抵抗R1,R2に現われる電圧（R2の
方は受信側の信号Ｄ）を示す。横軸は時間，縦軸は電圧
値であり,VCCをグランド,VEEを−6.0Vの負電源としたの
で負の値となっている。図（ａ）で，主に送信側波形に
みられる波形の乱れは受信側での若干の不整合による反
射が送信側にもどって重畳しているからである。しか
し，この反射波形は送信側でほぼ吸収されて多重反射は
ほとんど問題にならないこと，またこの反射波形の電圧
振幅は伝送振幅の1/10程度，すなわち反射係数−20dB程
度であることは図から明らかである。すなわち良好な整
合特性が得られており，その結果として（ｂ）の受信側
の信号はクリーンな波形が得られている。この実施例で
は消費電流は２×IB＋IS＝6mAであり，従来構成に対し
て6mA/40mA＝約1/7倍の低電流化が図られている。
第７図は本発明を送受端整合回路に応用した場合の第
２の実施例である。この実施例は第１の実施例において
バイアス用電流源I2,I3を省略した回路構成である。伝
送する信号の振幅が小さく差動対のトランジスタQ1,Q2
が常に導通状態にある時は，バイアス用の電流源を省略
しても常に電流が流れているため1/gmの変化が小さく
（７）式を満足できる場合がある。したがってこのよう
な場合にはバイアス用電流源を省略しても実施例１と同
様な効果が得られる。
２の実施例である。この実施例は第１の実施例において
バイアス用電流源I2,I3を省略した回路構成である。伝
送する信号の振幅が小さく差動対のトランジスタQ1,Q2
が常に導通状態にある時は，バイアス用の電流源を省略
しても常に電流が流れているため1/gmの変化が小さく
（７）式を満足できる場合がある。したがってこのよう
な場合にはバイアス用電流源を省略しても実施例１と同
様な効果が得られる。
第８図は本発明を送受端整合回路に応用した場合の第
３の実施例である。これは第２の実施例においてトラン
ジスタ差動対回路用の電流源の位置をトランジスタ側へ
移動した構成である。伝送する信号の振幅が小さい場合
は第２の実施例と同様の効果が得られる。
３の実施例である。これは第２の実施例においてトラン
ジスタ差動対回路用の電流源の位置をトランジスタ側へ
移動した構成である。伝送する信号の振幅が小さい場合
は第２の実施例と同様の効果が得られる。
第９図は本発明を送受端整合回路に応用した場合の第
４の実施例である。これは第2,第３の実施例において抵
抗RTを省略した構成である。伝送する信号の振幅が小さ
くトンランジスタQ1,Q2が常に導通状態にあり，かつト
ランジスタのエミッタから見たインピーダンスが伝送線
路のインピーダンスにほぼ等しい場合，たとえばZ0＝50
Ωならば 40ΩRE＋1/gm60Ω なる範囲にある場合にはRTを省略しても実施例１と同等
の効果が得られる。
４の実施例である。これは第2,第３の実施例において抵
抗RTを省略した構成である。伝送する信号の振幅が小さ
くトンランジスタQ1,Q2が常に導通状態にあり，かつト
ランジスタのエミッタから見たインピーダンスが伝送線
路のインピーダンスにほぼ等しい場合，たとえばZ0＝50
Ωならば 40ΩRE＋1/gm60Ω なる範囲にある場合にはRTを省略しても実施例１と同等
の効果が得られる。
以上，受端整合回路において３つの実施例，送受端整
合回路において４つの実施例について延べたが，本発明
はこれらのみに限られるものではない。たとえば以下の
ような応用を含む。
合回路において４つの実施例について延べたが，本発明
はこれらのみに限られるものではない。たとえば以下の
ような応用を含む。
（１）本発明の実施例で述べた電流源はすべて抵抗，あ
るいは特定のインピーダンスに置き換えることも可能で
ある。
るいは特定のインピーダンスに置き換えることも可能で
ある。
（２）ここでは主にバイポーラ回路について述べたが,G
aAsMESFETによる同様な電流スイッチ回路であるSCFL（S
ource Coupled FET Logic）回路においても，エミッタ
端子をソース端子と置き換えて対応させることで，本発
明を適用することができる。
aAsMESFETによる同様な電流スイッチ回路であるSCFL（S
ource Coupled FET Logic）回路においても，エミッタ
端子をソース端子と置き換えて対応させることで，本発
明を適用することができる。
（３）第１図，第３図，第４図における送信側の負荷抵
抗RC,第５図，第７図〜第９図における送受側の負荷抵
抗R1は省略可能である。
抗RC,第５図，第７図〜第９図における送受側の負荷抵
抗R1は省略可能である。
これら以外にも本発明の概念に基づき様々な構成が考
えられる。
えられる。
以上説明したように，本発明によれば，整合特性にす
ぐれた受端整合回路，送受端整合回路を従来の1/6以下
の低電流で実現することができる。
ぐれた受端整合回路，送受端整合回路を従来の1/6以下
の低電流で実現することができる。
第１図は本発明を受端整合回路に適用した第１の実施例
回路図，第２図は第１図実施例回路の反射特性（シミュ
レーション）を示す図，第３図，第４図は本発明を受端
整合回路に適用した第2,第３の実施例回路図，第５図は
本発明を送受端整合回路に適用した第１の実施例回路
図，第６図は第５図実施例回路の伝送波形特性（シミュ
レーション）を示す図で（ａ）は伝送波形，（ｂ）は信
号波形，第７図，第８図，第９図は本発明を送受端整合
回路に適用した第2,第3,第４の実施例回路図，第10図は
従来の受端整合回路例を示す図，第11図は従来の送受端
整合回路例を示す図である。 ＜符号の説明＞ Q1〜Q4……トランジスタ、TL……伝送線路 Z0……特性インピーダンス RC,R1,R2……負荷抵抗 RT……終端抵抗、REF……プルダウン抵抗 I1〜I4……電流源、VR……基準電圧 VCC……高電位側電源、VEE……低電位側電源
回路図，第２図は第１図実施例回路の反射特性（シミュ
レーション）を示す図，第３図，第４図は本発明を受端
整合回路に適用した第2,第３の実施例回路図，第５図は
本発明を送受端整合回路に適用した第１の実施例回路
図，第６図は第５図実施例回路の伝送波形特性（シミュ
レーション）を示す図で（ａ）は伝送波形，（ｂ）は信
号波形，第７図，第８図，第９図は本発明を送受端整合
回路に適用した第2,第3,第４の実施例回路図，第10図は
従来の受端整合回路例を示す図，第11図は従来の送受端
整合回路例を示す図である。 ＜符号の説明＞ Q1〜Q4……トランジスタ、TL……伝送線路 Z0……特性インピーダンス RC,R1,R2……負荷抵抗 RT……終端抵抗、REF……プルダウン抵抗 I1〜I4……電流源、VR……基準電圧 VCC……高電位側電源、VEE……低電位側電源
Claims (1)
- 【請求項１】ある一定の特性インピーダンスZ0をもつ伝
送線路TLと、トランジスタをふくむ送信回路と、トラン
ジスタを含む受信回路とからなり、上記特性インピーダ
ンスZ0で上記受信回路と上記送信回路との両側を終端す
る整合回路において、 上記送信回路は、ベース端子に信号が入力され、かつエ
ミッタ端子から伝送線路TLへ信号を出力するトランジス
タQ1を有し、 上記トランジスタQ1の上記エミッタ端子からみたインピ
ーダンスを送信側の終端インピーダンスの一部または全
部として利用し、 上記受信回路はトランジスタQ2を有し、 上記トランジスタQ2は、ベース端子が基準電圧に接続さ
れ、かつエミッタ端子に上記伝送線路TLから信号が入力
され、かつコレクタ端子が受信側の電圧振幅を発生させ
る負荷抵抗に接続され、 上記トランジスタQ2の上記エミッタ端子からみたインピ
ーダンスを受信側の終端インピーダンスの一部または全
部として利用することを特徴とする整合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199192A JP2919012B2 (ja) | 1990-07-30 | 1990-07-30 | 整合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199192A JP2919012B2 (ja) | 1990-07-30 | 1990-07-30 | 整合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0486021A JPH0486021A (ja) | 1992-03-18 |
| JP2919012B2 true JP2919012B2 (ja) | 1999-07-12 |
Family
ID=16403676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199192A Expired - Fee Related JP2919012B2 (ja) | 1990-07-30 | 1990-07-30 | 整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919012B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176709B2 (en) | 2003-12-25 | 2007-02-13 | Seiko Epson Corporation | Receiving device |
| KR101120287B1 (ko) * | 2003-01-10 | 2012-03-06 | 쏨피 에스아에스 | 송신기와 수신기 사이의 데이터 교환을 위한 디바이스 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996018239A2 (en) * | 1994-12-08 | 1996-06-13 | Philips Electronics N.V. | Terminating transmission line impedance-matching circuit |
-
1990
- 1990-07-30 JP JP2199192A patent/JP2919012B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101120287B1 (ko) * | 2003-01-10 | 2012-03-06 | 쏨피 에스아에스 | 송신기와 수신기 사이의 데이터 교환을 위한 디바이스 |
| US7176709B2 (en) | 2003-12-25 | 2007-02-13 | Seiko Epson Corporation | Receiving device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0486021A (ja) | 1992-03-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |