JPH0259822A - 命令先取り方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、計算機システムのＣＰＵにおける命令先取
り方式、すなわち命令の処理に並行して以降の命令を先
取りする方式に関するものである。

［従来の技術］ 第５図に従来の命令先取り方式を用いたＣＰＵのブロッ
ク構成図を示す。図において、ｆｉｌはＣＰＵ全体を示
し、（２）はバスインタフェース部で、ＣＰ　Ｕ　ｆｉ
ｌはこのバスインタフェース部（２）を介してデータの
入出力やアドレスの出力、バス制御信号の入出力等を行
なう。（３）は命令解読部で、上記バスインタフェース
部（２）を介してＣＰ　Ｕ　［１１内に取り込まれた命
令の意味を解読し、その結果を命令実行部（４）に渡す
。命令実行部（４）は命令解読部（３）より渡された命
令解読結果をもとに命令を実行２例えば加減乗除等を行
ない、結果をバスインタフェース部（２）やアドレス管
理部（５）に渡す。アドレス管理部（５）は命令実行部
（４）からの情報をもとに出力すべきアドレスを生成し
たり、メモリ保護のための管理を行ない、生成されたア
ドレスはバスインタフェース部（２）に渡される。（６
）はバスインタフェース部（２）内に設けられた命令先
取りキューであり、ＣＰ　Ｕ　（１１が命令実行中等の
要因により外部バスを使用していない期間に、バスイン
タフェース部（２）はＣＰＵ（１１が次に実行すべき命
令を予め外部メモリからこの命令先取りキュー（６）に
取り込む。この命令先取りキュー（６）は通常、数命令
を格納できるＦＩＦＯ（先入れ先出し）構造のメモリで
あり、ＣＰ　Ｕ　ｉｌｌが命令を外部メモリから命令解
読部（３）に取り込むよりも上記命令先取りキュー（６
）から命令解読部（３）に取り込む方が高速となるよう
に設計される。

次に、従来の命令先取り方式についてＣＰＵの動作と関
連させて説明する。

第６図に命令先取りを行なわないＣＰＵの動作を示す。

先ず、ＣＰＵはサイクル１でメモリーヒのアドレスｎか
ら命令を取り込む（フェッチする）。次に、フェッチし
た命令をサイクル２で解読し、サイクル３で実行する。

サイクル４ではアドレス変換を行ない、その結果をもと
にサイクル５でメモリアドレスｎ＋１にある次の命令を
フェッチするか、又はサイクル３で行なった実行結果の
入出力を行なう。

このような場合、ＣＰＵがバスを使用しているのはサイ
クル１と５のみで、サイクル２〜４０間はバスは使用さ
れない。そこで、バスの利用効率とＣＰＬＪの実行速度
を上げるために、バスの空き時間に現在ＣＰＵで処理さ
れている命令の次のアドレスにある命令を先取りし、命
令先取りキュー（６）に格納する方式が採られている。

先取りした命令をＦ’ＩＦＯ方式の待ち行列として格納
しておくため命令先取りキューと呼ばれる。

第７図に命令先取りキュー（６）の内部状態を示す。命
令解読部（３）にてアドレスｎの命令が解読中である時
、アドレス管理部（５）は内部に持つアドレスｎを１イ
ンクリメント、すなわちｎ＋１としてバスインタフェー
ス部（２）に渡す。バスインタフェース部（２）はその
アドレスをバス上に出力し、アドレスｎ＋１の命令をフ
ェッチして命令先取りキュー（６）に格納する。このよ
うにして、命令先取りキュー（６）に次々と命令が格納
される。命令先取りキュー（６）はＦＩＦＯ方式、すな
わち先入れ先出し方式を使用しているので、命令解読部
（３）でアドレスｎの命令の解読が終了すると命令先取
りキュー（６）に最も先に格納されたアドレスｎ＋１の
命令が命令解読部（３）に転送され、当該命令の解読が
開始される。

以上のような命令先取り方式を採用した場合のＣＰｔＪ
ｌｌｌの動作を第８図に示す。メモリ上に配置されてい
る命令が連続アドレス（ｎ、ｎ＋１゜ｎ＋２．・・・）
にあり、それらが連続して実行される場合、すなわち命
令中に分岐命令がない場合は、第８図から明らかなよう
に全体としてのＣＰＵ動作が非常に効率良く行なわれる
。

［発明が解決しようとする課題］ 従来の命令先取り方式は以上のようになされているが、
次のような問題が生じる。

すなわち、無条件分岐命令をＣＰ　Ｕ　（１１が実行す
ると次に実行すべき命令は分岐先のアドレスであること
が明らかであるにもかかわらず、命令先取りキュー（６
）には無条件分岐命令のあるアドレスから連続的に配置
されている命令が格納されてしまう。従って、命令実行
部（４）にて無条件分岐命令が実行される時点で命令先
取りキュー（６）に格納されている命令は全て無効とな
り、いったん命令先取りキュー（６）の内容をクリアし
、新たに分岐先アドレスから命令先取りを開始しなけれ
ばならない。

この様子を第９図ｆａｌ〜（Ｃ１に示し、その動作の対
象となる。フェッチすべき命令のメモリ格納状態を第１
０図に示す。第９図（ａｌはメモリアドレスｎ〜ｎ　＋
　２の命令が命令先取りキュー（６）に格納された状態
を、同図ｆｂｌは無条件分岐命令”　ｊ　ｍ　ｐ　　ｎ
　＋１００”からのメモリアドレスｎ＋３〜ｎ＋５の命
令が格納された状態を、同図ｔｃ＋は無条件分岐命令”
　Ｊ　ｍ　ｐ　　ｎ−）Ｉ　Ｑ　□　ｕが命令実行部（
４）テ実行され命令先取りキュー（６）がクリアされた
状態をそれぞれ示す。このように、従来方式では、分岐
先のアドレスが命令実行前に一意に決定できる無条件分
岐命令の場合でも命令先取りを無効にしなければならな
いので、その分ＣＰＵの実行速度が低下するという問題
点があった。

この発明は上記のような問題点を解消するためになされ
たもので、無条件分岐命令による分岐先の命令先取りを
可能にし、実行速度の向上を図ることができる命令先取
り方式を提供することを目的とする。

［課題を解決するための手段］ この発明に係る命令先取り方式は、命令先取りキューに
取り込まれる命令が無条件分岐命令か否かを判別する命
令判別部と、この命令判別部で判別された無条件分岐命
令から分岐先アドレスを生成する分岐先アドレス生成部
とを備え、無条件分岐命令が命令先取りキューに取り込
まれた時点で以降の命令先取りを分岐先アドレスより行
なうようにしたものである。

［作用］ この発明においては、無条件分岐命令が命令先取りキュ
ーに先取りされると、その時点から以降の命令先取りが
無条件分岐命令の分岐先アドレスより行なわれるので、
無駄な命令の先取りやそれに伴う無効化を行なうことな
く命令先取りを連続的に行なうことができ、ＣＰＵの実
行速度が向上する。

［実施例コ 以下、この発明の一実施例を図について説明する。

第１図にこの命令先取り方式を用いたＣＰＵのブロック
構成図を示す。なお、第５図従来例と同、又は相当部分
には同一符号を付してその説明は省略する。図において
、（７）と（８）がＣＰ　Ｕ　ｆ１＋に新たに付加され
た命令判別部と分岐先アドレス生成部であり、命令判別
部（７）はＣＰ　Ｕ　（１）にフェッチされた命令が無
条件分岐命令か否かを判別するもので、具体的には命令
コードの命令部が例えば′″ｊ　ｍ　ｐ　”であれば無
条件分岐命令と判別して当該命令コードを分岐先アドレ
ス生成部（８）に渡す。

分岐先アドレス生成部（８）は上記命令判別部（７）で
判別された無条件分岐命令から分岐先アドレスを生成す
るもので、具体的には命令判別部（７）から渡された命
令コードのアドレス部を取り出すことにより分岐先アド
レスを生成し、生成した分岐先アドレスはアドレス管理
部（５）に渡される。

次に動作について説明する。命令判別部（７）と分岐先
アドレス生成部（８）の動作フローを第２図に示す。

バスインタフェース部（２）がＣＰ　Ｕ　（１１内に取
り込む命令は、同時に命令判別部（７）にも取り込まれ
（ステップ１）、ここで、取り込まれた命令が無条件分
岐命令であるか否かの判別が行なわれる（ステップ２）
。もし無条件分岐命令であると判別されれば、直ちに当
該命令コードが分岐先アドレス生成部（８）に渡され、
ここで分岐先のアドレスが生成される（ステップ３）。

生成されたアドレスは直ちにアドレス管理部（５）へ渡
される（ステップ４）。従って、アドレス管理部（５）
からバスインタフェース部（２）へ渡されるアドレス情
報は分岐先を示すことになる。もし、命令判別部（７）
に取り込まれた命令が無条件分岐命令でないならば、ス
テップ３の分岐先アドレス生成以降の動作は行なわれず
、ステップ１に戻って次の命令フェッチが行なわれる。

第３図ｔａ＋〜（Ｃ１にこの命令先取り方式を用いた時
の命令先取りキュー（６）と命令判別部（７）と分岐先
アドレス生成部（８）の状態遷移を示す。フェッチされ
るべき命令のメモリ格納状態は第４図に示す。第３図（
ａｌはアドレスｎ　”　ｎ　＋２の命令がフェッチされ
、命令先取りキュー（６）に格納された状態を示す。命
令判別部（７）には最後にフェッチされた命令が取り込
まれているが、これは無条件分岐命令ではないので分岐
先アドレス生成部（８）に値は入っていない。次にアド
レスｎ＋３の命令がフェッチされた状態が第３図ｆｂｌ
である。アドレスｎ＋３にあった命令”　ｊ　ｍ　ｐ　
　ｎ　＋　１００″′は無条件分岐命令であるので、こ
の命令は命令判別部（７）から分岐先アドレス生成部（
８）に渡され、分岐先アドレスｎ＋１００が生成される
。生成されたアドレスｎ＋１００は直ちにアドレス管理
部（５）に渡される。従って、次のフェッチはアドレス
ｎ＋４からではなく、アドレスｎ＋ｌｏｏから始まる。

この状態を表わしたのが第３図（Ｃ１である。

このようにして、無条件分岐命令により命令先取りが中
断されることなく連続的に実行され、ＣＰＵ動作が効率
良く行なわれて実行性能、すなわち実行速度が大幅に向
上する。

［発明の効果］ 以上のように、この発明によれば、命令先取りキューに
取り込まれる命令が無条件分岐命令か否かを判別する命
令判別部と、この命令判別部で判別された無条件分岐命
令から分岐先アドレスを生成する分岐先アドレス生成部
とを備え、無条件分岐命令が命令先取りキューに取り込
まれた時点で以降の命令先取りを分岐先アドレスより行
なうようにしたので、無条件分岐命令のときは連続的に
命令先取りを行なえ、実行速度が向上する効果が得られ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例による命令先取り方式を用
いたＣ　Ｉ）　ＩＪのブロック構成図、第２図は実施例
における命令判別部と分岐先アドレス生成部の動作を示
すフローチャート、第３図ｉｎ１〜（Ｃ１は実施例にお
ける命令先取りキューと命令判別部と分岐先アドレス生
成部の状態遷移を示す図、第４図は第３図（ａｌ〜（Ｃ
１においてフェッチされるべき命令のメモリ格納状態を
示す図、第５図は従来の命令先取り方式を用いたＣＰＵ
のブロック構成図、第６図は命令先取りを行なわないＣ
ＰＵの動作説明図、第７図は命令先取りキューの内部状
態を示す図、第８図は命令先取りを行なうＣＰＵの動作
説明図、第９図ｔａ＋〜＋ｃ＋は従来方式による命令先
取りキューの状態遷移を示す図、第１０図は第９図（ａ
ｌ〜（Ｃ１においてフェッチされるべき命令のメモリ格
納状態を示す図である。 （１１はＣＰＵ、（２）はバスインタフェース部、（３
）は命令解読部、（４）は命令実行部、（５）はアドレ
ス管理部、（６）は命令先取りキュー、（７）は命令判
別部、（８）は分岐先アドレス生成部。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　大　岩　　増　雄（ばか２名）８４図 ６・　璃〉費つ賢月えり′Ｘユ− 晃２゛已 巽ス三 第７図 第８目

Claims (1)

【特許請求の範囲】
1. 命令の処理に並行して以降の命令を予め命令先取りキュ
   ーに取り込むようにした命令先取り方式において、命令
   先取りキューに取り込まれる命令が無条件分岐命令か否
   かを判別する命令判別部と、この命令判別部で判別され
   た無条件分岐命令から分岐先アドレスを生成する分岐先
   アドレス生成部とを備え、無条件分岐命令が命令先取り
   キューに取り込まれた時点で以降の命令先取りを分岐先
   アドレスより行なうようにしたことを特徴とする命令先
   取り方式。