JPH0258326A - オーミック電極の形成方法 - Google Patents
オーミック電極の形成方法Info
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- JPH0258326A JPH0258326A JP21012188A JP21012188A JPH0258326A JP H0258326 A JPH0258326 A JP H0258326A JP 21012188 A JP21012188 A JP 21012188A JP 21012188 A JP21012188 A JP 21012188A JP H0258326 A JPH0258326 A JP H0258326A
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Landscapes
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ガリウムひ素（ＧａＡｓ）等の化合物半導
体基板上に、低抵抗オーミック電極を形成する方法に関
するものである。
体基板上に、低抵抗オーミック電極を形成する方法に関
するものである。
ガリウムひ素（以下、ｒＧａＡｓＪという。）Ｆ９の化
合物半導体デバイスは、シリコンデバイスと比較したと
きに、低い消費電力で、より高速であり、より高い放射
線量あるいはより高温の環境下でも正常に動作するとい
う特徴がある。
合物半導体デバイスは、シリコンデバイスと比較したと
きに、低い消費電力で、より高速であり、より高い放射
線量あるいはより高温の環境下でも正常に動作するとい
う特徴がある。
その為、高速コンピュータ、高速計Ａ１１ｌ器、通信機
器等の超高速デバイスに最適である。これらの超高速デ
バイス用オーミック電極に要求される条件としては、（
１）接触比抵抗が小さいこと（１０−６ｃｍ２以下）
、（２）界面平坦性が優れていること、（３）安定な接
合部構造を有し信頼性が高いこと、等があげられる（超
高速ディジタルデバイス・シリーズ３、超高速化合物半
導体デバイス、ｐ、１９７）。
器等の超高速デバイスに最適である。これらの超高速デ
バイス用オーミック電極に要求される条件としては、（
１）接触比抵抗が小さいこと（１０−６ｃｍ２以下）
、（２）界面平坦性が優れていること、（３）安定な接
合部構造を有し信頼性が高いこと、等があげられる（超
高速ディジタルデバイス・シリーズ３、超高速化合物半
導体デバイス、ｐ、１９７）。
合金化法は、これらの条件を満たす最も一般的なオーミ
ック電極形成方法であり、ベースとなる金属とドーパン
トとしての金属を半導体上に被着させ、熱処理により合
金化することでオーミック接触を形成するものである。
ック電極形成方法であり、ベースとなる金属とドーパン
トとしての金属を半導体上に被着させ、熱処理により合
金化することでオーミック接触を形成するものである。
第２図は、ＧａＡｓ基板上に金ゲルマニウム（以上、ｒ
ＡｕＧｅＪという。）とニッケル（以上、ｒＮｉＪとい
う。）の２層薄膜を形成する、ｉ＋’ｌ＝ 、ｔ：のオ
ーミック電極の形成方法を示すものである。まず、表面
に高＋５度ｎ層を形成したＧａＡｓ７ｉ！上に、ＡｕＧ
ｅ薄膜を抵抗加熱法により真空蒸６て形成する（ステッ
プ１０１）。次に、Ｎｉ薄膜を抵抗加熱法により真空蒸
管で形成する（ステップ１０２）。これらの２層薄膜を
、４５０〜５００℃で加熱しくステップ１０３）、オー
ミック７ヒ極を形成する。この従来の形成方法によれば
、０ 、 ５〜１ 、 ０ 、Ｘ １０ Ｑ ｃ ｍ
２の接触抵抗値のオーミック電極をｉすることがてき
る。
ＡｕＧｅＪという。）とニッケル（以上、ｒＮｉＪとい
う。）の２層薄膜を形成する、ｉ＋’ｌ＝ 、ｔ：のオ
ーミック電極の形成方法を示すものである。まず、表面
に高＋５度ｎ層を形成したＧａＡｓ７ｉ！上に、ＡｕＧ
ｅ薄膜を抵抗加熱法により真空蒸６て形成する（ステッ
プ１０１）。次に、Ｎｉ薄膜を抵抗加熱法により真空蒸
管で形成する（ステップ１０２）。これらの２層薄膜を
、４５０〜５００℃で加熱しくステップ１０３）、オー
ミック７ヒ極を形成する。この従来の形成方法によれば
、０ 、 ５〜１ 、 ０ 、Ｘ １０ Ｑ ｃ ｍ
２の接触抵抗値のオーミック電極をｉすることがてき
る。
しかしながら、従来の形成方法では接触抵抗が十分に八
くないという欠点があった。特に、Ｆ Ｅ Ｔの高性能
化に伴い、・ノース抵抗として一層（（Ｌ抵抗値を有す
るオーミック電極が望まれている。
くないという欠点があった。特に、Ｆ Ｅ Ｔの高性能
化に伴い、・ノース抵抗として一層（（Ｌ抵抗値を有す
るオーミック電極が望まれている。
そこでこの発明は、さらに低抵抗値のオーミック電極を
形成することができる、オーミック電極の形成方法を提
供することを目的とする。
形成することができる、オーミック電極の形成方法を提
供することを目的とする。
上記課題を達成する為、この発明は化合物半導体基板上
にオーミック電極を形成する方法において、オーミック
電極を形成する前に当該化合物半導体基板をドライエツ
チング処理を施し、当該基板表面に損傷を与えることを
特徴とする。
にオーミック電極を形成する方法において、オーミック
電極を形成する前に当該化合物半導体基板をドライエツ
チング処理を施し、当該基板表面に損傷を与えることを
特徴とする。
この発明は、以上のように構成されているので、ドライ
エツチング処理の作用により、基板表面の結晶状態に乱
れが生じ、金属と半導体との間の障壁電位差が小さくな
る。その為、金属と半導体との間に形成される空乏層は
狭くなり、トンネル電流が流れてオーム性接触が得られ
る。
エツチング処理の作用により、基板表面の結晶状態に乱
れが生じ、金属と半導体との間の障壁電位差が小さくな
る。その為、金属と半導体との間に形成される空乏層は
狭くなり、トンネル電流が流れてオーム性接触が得られ
る。
以下、この発明に係るオーミック電極の形成方法の一実
施例を添附図面に基づき説明する。なお、説明において
同一要素には同一符号を使用し、重複する説明は省略す
る。
施例を添附図面に基づき説明する。なお、説明において
同一要素には同一符号を使用し、重複する説明は省略す
る。
まず、この発明の基本原理の概略を説明する。
−役的に、金属と半導体の接触部には、次式で表される
幅の空乏層が形成される。
幅の空乏層が形成される。
ｄ−Ｊ（２ε・ε ・Φ ／（Ｑ−ＮＤ）） ＢＮ
ここで、εは誘電率、ΦＢやは金属と半導体の障壁１ヒ
位策、ｑは電子電荷、Ｎ、は不純物濃度を示す。
位策、ｑは電子電荷、Ｎ、は不純物濃度を示す。
接帥か整流性（ショットキー障壁接触）か非整流性（オ
ーム性接触）かはｄの大小によると考えられる。すなわ
ち、Ｎｄが非常に大きいとｄは非常に狭くなり、トンネ
ル電流が流れてオーム性接触か得られる。また、障壁電
位差ΦＢＮを非常に小さくすることにより、接合に電流
を流すことができる。この発明は、この障壁電位差ΦＢ
Ｎを小さくする処理を電極形成前に行い、ｄを小さくし
ている。
ーム性接触）かはｄの大小によると考えられる。すなわ
ち、Ｎｄが非常に大きいとｄは非常に狭くなり、トンネ
ル電流が流れてオーム性接触か得られる。また、障壁電
位差ΦＢＮを非常に小さくすることにより、接合に電流
を流すことができる。この発明は、この障壁電位差ΦＢ
Ｎを小さくする処理を電極形成前に行い、ｄを小さくし
ている。
第１図は、この発明に係るオーミック電極の形成方法の
一実施例を示す工程図である。まず、表面にｎ＋層を形
成したｎ−ＧａＡｓ７ｉ！；ｌに、スパッタエツチング
等のドライエツチング処理を施す（ステップ２０１）。
一実施例を示す工程図である。まず、表面にｎ＋層を形
成したｎ−ＧａＡｓ７ｉ！；ｌに、スパッタエツチング
等のドライエツチング処理を施す（ステップ２０１）。
このドライエツチング処理により、金属とＧａＡｓ間の
障壁電位差ΦＢＮを小さくすることができる。例えば、
ＣＦ４を反応ガスとした反応性イオンエツチング（以下
、ｒＲＩ Ｅｌという。）をガス圧１．５Ｐａ、ガス流
口１０ ＳＣＣＭ、出力２００Ｗの下で１０分間行う。
障壁電位差ΦＢＮを小さくすることができる。例えば、
ＣＦ４を反応ガスとした反応性イオンエツチング（以下
、ｒＲＩ Ｅｌという。）をガス圧１．５Ｐａ、ガス流
口１０ ＳＣＣＭ、出力２００Ｗの下で１０分間行う。
ＲＩＥは、スパッタエツチングの中では異方性があり、
表面損傷が比較的少ないので、半導体結晶の加工に有用
である。
表面損傷が比較的少ないので、半導体結晶の加工に有用
である。
この場合、ＣＦ４のような炭素含有ガス中でのドライエ
ツチングでは、表面にＣ系ポリマ（ｍ Ａ物）が生成す
るので、０２プラズマ処理等の段面クリーニングを行う
。なお、表面クリーニングは、オゾン、Ｈ２プラズマ照
射でもよい。
ツチングでは、表面にＣ系ポリマ（ｍ Ａ物）が生成す
るので、０２プラズマ処理等の段面クリーニングを行う
。なお、表面クリーニングは、オゾン、Ｈ２プラズマ照
射でもよい。
また、化合物半導体のエツチングガスとしては、塩素系
ガスを主とした混合ガス（例えば、Ｃ１２＋＾ｒ 、
ＣＣｌ４ ＋ＩＬ、 、 ＣＣＩ ４ ＋０
２ 、 ＣＣＩ ２ Ｆ２ ＋ｌＩｅ 。
ガスを主とした混合ガス（例えば、Ｃ１２＋＾ｒ 、
ＣＣｌ４ ＋ＩＬ、 、 ＣＣＩ ４ ＋０
２ 、 ＣＣＩ ２ Ｆ２ ＋ｌＩｅ 。
ＣＣＩ ２Ｆ２＋Ｑ２． ＣＣ１２Ｆ２＋＾ｒ＋ ０２
． ＣＣＩ ４＋ＢＣＩ ３）を使用することができる
。このドライエツチング処理により、金属とＧａＡｓ間
の障壁電位差ΦＢＮを小さくすることができる。
． ＣＣＩ ４＋ＢＣＩ ３）を使用することができる
。このドライエツチング処理により、金属とＧａＡｓ間
の障壁電位差ΦＢＮを小さくすることができる。
次に、この基板上に１０００−オングストロームのＡｕ
Ｇｅ薄膜を、例えば真空蒸着法で形成する（ステップ２
０２）。
Ｇｅ薄膜を、例えば真空蒸着法で形成する（ステップ２
０２）。
その後、このＡｕＧｅ薄膜上に３００オングストローム
のＮｉ薄膜を、例えば真空蒸着法で形成する（ステップ
２０３）、このＮｉは、Ａｕ。
のＮｉ薄膜を、例えば真空蒸着法で形成する（ステップ
２０３）、このＮｉは、Ａｕ。
Ｇｅを吸収して膜状のＮｉ−Ａｕ−Ｇｅを形成し、Ａｕ
Ｇｅのポーリングアップを防止する。
Ｇｅのポーリングアップを防止する。
最後に、これらの２層薄膜を加熱しくステップ２０４）
、オーミック電極を形成する。この熱処理は、例えば
４７０℃で１〜２分間行い、この熱処理により合金化が
なされる。この場合、フラッッシュランブアニール、レ
ーザアニール、電子ビムアニール等の短詩１８１熱処理
により合金化してもよい。
、オーミック電極を形成する。この熱処理は、例えば
４７０℃で１〜２分間行い、この熱処理により合金化が
なされる。この場合、フラッッシュランブアニール、レ
ーザアニール、電子ビムアニール等の短詩１８１熱処理
により合金化してもよい。
なお、ドライエツチングはＲＩＥ等のスパッタエツチン
グに限定されるものではなく、例えば、プラズマエツチ
ング、イオンビームエツチングでもよい。重要なことは
、基板表面に電極を形成する前に、基板表面に損傷を与
えておく点であり、その手段としてドライエツチング処
理を行うものである。
グに限定されるものではなく、例えば、プラズマエツチ
ング、イオンビームエツチングでもよい。重要なことは
、基板表面に電極を形成する前に、基板表面に損傷を与
えておく点であり、その手段としてドライエツチング処
理を行うものである。
また、この実施例では化合物半導体としてＧａＡｓを使
用しているが、この半導体に限定されるものではない。
用しているが、この半導体に限定されるものではない。
例えば、インジウムリン（ＩｎＰ）でもよい。
さらに、損傷を与える手段としては、ドライエツチング
の他、ウェットエツチングが考えられるが、ウエントエ
ッチングと比べて、ドライエツチングは微細加工性、均
一性、制御性、生産性が良く、異方性に優れている。
の他、ウェットエツチングが考えられるが、ウエントエ
ッチングと比べて、ドライエツチングは微細加工性、均
一性、制御性、生産性が良く、異方性に優れている。
なお、この実施例における電極金属組成は、Ａ ｕ Ｇ
ｅ ／ Ｎ ｉであるが、この金属組成に限定される
ものではない。例えば、さらに最上層としてＡｕ層を１
０００オングストローム形成すれば、加熱処理時におけ
るＡｓの抜けを緩和することができる。
ｅ ／ Ｎ ｉであるが、この金属組成に限定される
ものではない。例えば、さらに最上層としてＡｕ層を１
０００オングストローム形成すれば、加熱処理時におけ
るＡｓの抜けを緩和することができる。
次に、この発明と従来技術に係るオーミック電極の形成
方法を実験結果に基づき比較する。この実施例により形
成されたオーミック電極を伝送線路モデル（Ｔ Ｌ Ｍ
： Ｔｒａｎｓｍｌｓｓｊｏｎ １ｊｎｅ Ｍｏｄｅ
ｌ ）法で接触抵抗率を測定したところ、３〜６×１０
ΩＣｍ２であった。一方、ドライエツチング処理を行
わなかった（従来技術に係る）オーミー〇 ツク電極の接触抵抗率は、７×１００ｃｍ２であり、こ
の発明に係る形成方法によるオーミック電極の接触抵抗
値は、従来技術に係る形成方法によるオーミック電極の
接触抵抗値の１０分の１以下であった。
方法を実験結果に基づき比較する。この実施例により形
成されたオーミック電極を伝送線路モデル（Ｔ Ｌ Ｍ
： Ｔｒａｎｓｍｌｓｓｊｏｎ １ｊｎｅ Ｍｏｄｅ
ｌ ）法で接触抵抗率を測定したところ、３〜６×１０
ΩＣｍ２であった。一方、ドライエツチング処理を行
わなかった（従来技術に係る）オーミー〇 ツク電極の接触抵抗率は、７×１００ｃｍ２であり、こ
の発明に係る形成方法によるオーミック電極の接触抵抗
値は、従来技術に係る形成方法によるオーミック電極の
接触抵抗値の１０分の１以下であった。
この発明は、以上説明したように構成されているので、
ＲＩＥ処理等で基板に損傷を導入した後にオーミック電
極を形成することにより、オーミック電極の接触抵抗値
を小さくすることができる。
ＲＩＥ処理等で基板に損傷を導入した後にオーミック電
極を形成することにより、オーミック電極の接触抵抗値
を小さくすることができる。
特に、ＧａＡｓのＦＥＴのソース電極等に利用すると効
果的である。
果的である。
技術に係るオーミック電極の形成方法の一実施例を示す
工程図である。
工程図である。
特許出願人 住友電気工業株式会社
代理人弁理士 長谷用 芳 樹間
山 １） 行
山 １） 行
第１図は、この発明に係るオーミック電極の形成方法の
一実施例を示す工程図、第２図は、従来オーミック電極
の形成方法 図 従 来 技 術 第２図
一実施例を示す工程図、第２図は、従来オーミック電極
の形成方法 図 従 来 技 術 第２図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基板上にオーミック電極を形成する方
法において、 オーミック電極を形成する前に、前記化合物半導体基板
にドライエッチング処理を施し、当該基板表面に損傷を
与えることを特徴とするオーミック電極の形成方法。 ２、前記ドライエッチング処理が、反応性イオンエッチ
ング（ＲＩＥ）処理である請求項１記載のオーミック電
極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21012188A JPH0258326A (ja) | 1988-08-24 | 1988-08-24 | オーミック電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21012188A JPH0258326A (ja) | 1988-08-24 | 1988-08-24 | オーミック電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258326A true JPH0258326A (ja) | 1990-02-27 |
Family
ID=16584145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21012188A Pending JPH0258326A (ja) | 1988-08-24 | 1988-08-24 | オーミック電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422307A (en) * | 1992-03-03 | 1995-06-06 | Sumitomo Electric Industries, Ltd. | Method of making an ohmic electrode using a TiW layer and an Au layer |
| US5917243A (en) * | 1994-12-22 | 1999-06-29 | Sony Corporation | Semiconductor device having ohmic electrode and method of manufacturing the same |
-
1988
- 1988-08-24 JP JP21012188A patent/JPH0258326A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422307A (en) * | 1992-03-03 | 1995-06-06 | Sumitomo Electric Industries, Ltd. | Method of making an ohmic electrode using a TiW layer and an Au layer |
| US5917243A (en) * | 1994-12-22 | 1999-06-29 | Sony Corporation | Semiconductor device having ohmic electrode and method of manufacturing the same |
| US5924002A (en) * | 1994-12-22 | 1999-07-13 | Sony Corporation | Method of manufacturing a semiconductor device having ohmic electrode |
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