JPH025544A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH025544A
JPH025544A JP15608788A JP15608788A JPH025544A JP H025544 A JPH025544 A JP H025544A JP 15608788 A JP15608788 A JP 15608788A JP 15608788 A JP15608788 A JP 15608788A JP H025544 A JPH025544 A JP H025544A
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semiconductor
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low resistance
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Abstract

PURPOSE:To enable an element to be micronized and highly integrated by a method wherein a wiring layer is made not only to extend from a low resistance region to the surface of a base along an element isolating region but also to be covered with an insulating layer to be isolated from a semiconductor region. CONSTITUTION:A silicon oxide film 2 is formed on a silicon substrate 1 so as to constitute an insulating base, and a semiconductor region 4 elementally isolated by an element isolating region 3 is provided thereon. A buried layer 8 of a low resistance region is formed of an N<+> type impurity diffusion layer, and a polysilicon layer 7 of a wiring layer is provided under the buried layer 8 but above the silicon oxide film 2 or between them. A silicon oxide film 6 is formed on the side of a semiconductor region 4 as an insulating film so as to make the semiconductor region 4 surrounded with the side wall of a groove 5. The buried l layer is connected with a collector wiring electrode 15c through the intermediary of the polysilicon layer 7. By a constitution mentioned above, a region, used for leading out a collector, can be made sufficiently small, so that an element can be micronized.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁性基体上の半導体領域が素子分離されてな
り且つその半導体領域に低抵抗領域が設けられる半導体
装置とその製造方法に関し、特に、埋め込み層等の低抵
抗領域が半、導体領域中に形成されるような例えばバイ
ポーラ1ランジスタ等の半導体装置とその製造方法に関
する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device in which a semiconductor region on an insulating substrate is separated into elements and a low resistance region is provided in the semiconductor region, and a method for manufacturing the same. The present invention relates to a semiconductor device, such as a bipolar transistor, in which a low resistance region such as a buried layer is formed in a semi-conductor region, and a method for manufacturing the same.

〔発明の概要〕[Summary of the invention]

本願にかかる発明は、絶縁性基体」二で素子分離領域に
よって分離され旧つ基体領域内に低抵抗領域が設けられ
る半導体領域を有1.た半導体装置において、」−記低
抵抗領域から基体表面まで」−記素子分離領域に沿って
延在され、且つ上記半導体領域と分離するだめの絶縁膜
に被覆される配線層を設けることにより、その素子の微
細化を実現するものである。また、さらに本願にかかる
他の発明は、上記半導体装置を製造するQこ際して、張
り合わせ技術を1115用する、二とにより、微細化さ
れた半導体装置を容易に製造するものである。
The invention according to the present application includes a semiconductor region which is separated by an element isolation region on an insulating substrate and in which a low resistance region is provided in the former substrate region. In the semiconductor device, by providing a wiring layer that extends from the low resistance region to the surface of the substrate along the element isolation region and is covered with an insulating film that is separated from the semiconductor region, This is to realize miniaturization of the element. Furthermore, another invention according to the present application is to easily manufacture a miniaturized semiconductor device by using a bonding technique (1115) in manufacturing the semiconductor device.

〔従来の技術〕[Conventional technology]

バイポー ントランジスク等の半導体装置においては、
基板の表面より深い部う]に埋め込み層(コj/クタ領
域)などの低抵抗領域が設けられることがある。そして
、このような基板の深いところに設置Jられた低抵抗領
域には、その電気的な接続のために、基板表面との間に
所要の取り出し部が設けられる。
In semiconductor devices such as bipone transistors,
A low-resistance region such as a buried layer (coder region) may be provided in a portion deeper than the surface of the substrate. In such a low resistance region located deep in the substrate, a necessary lead-out portion is provided between the low resistance region and the substrate surface for electrical connection.

従来、バイポーラI・ランジスタのコレクタ取り出し技
術としては、フィールド酸化膜の下部に埋め込み層を延
在させ、ベース、エミッタが設けられる領域とはフィー
ル1′酸化膜によって分離されたコレクタ取り出し領域
を用いる技術がある。また、特公昭47−25191号
公報や特公昭50−23277号公報に記載されるコレ
クタ取り出し技術も知られている。特公昭47−251
91号公報に記載さhる技術は、エピタキシャル成長時
に同時に多結晶成長核から多結晶領域を形成し、その多
結晶領域及びその周辺を高濃度不純物領域とさせてコ1
/ククの取り出しを行うものである。また、特公昭50
−23277号公報に記載される技術は、素子分離領域
の形成のための溝を利用し、その溝の側壁への不純物の
拡散から高濃度不純物h1域を形成して、′:jトクタ
の取り出しを行・うちのである。また、マグネシアスピ
ネル等からなる素子分離領域の側部に沿った不純物拡散
領域より電極の取り出しを行う先行技術も存在し、例え
ば特開昭56−146250号公報にその記載がある。
Conventionally, as a collector extraction technique for bipolar I transistors, a buried layer is extended under the field oxide film, and a collector extraction region is separated from the region where the base and emitter are provided by a field 1' oxide film. There is. Also known are collector removal techniques described in Japanese Patent Publication No. 47-25191 and Japanese Patent Publication No. 50-23277. Tokuko Sho 47-251
The technique described in Publication No. 91 is to simultaneously form a polycrystalline region from polycrystalline growth nuclei during epitaxial growth, and make the polycrystalline region and its surroundings a high concentration impurity region.
/ This is to take out the kuku. In addition, special public service in the 1970s
The technology described in Japanese Patent No. 23277 utilizes a trench for forming an element isolation region, and forms a high concentration impurity region h1 by diffusing impurities to the sidewall of the trench, and takes out the ':j tractor. Go to my house. There is also a prior art technique in which an electrode is taken out from an impurity diffusion region along the side of an element isolation region made of magnesia spinel or the like, and is described in, for example, Japanese Patent Laid-Open No. 146250/1983.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

と、二ろが、素子の高集積化を図ろうとした場合、上述
の技術では十分な微細化が困難であり、寄生8雫C、、
’F+寄ノ[低111. r *cからその高速化が妨
げられていた。
However, when trying to achieve high integration of elements, it is difficult to achieve sufficient miniaturization using the above-mentioned technology, and the parasitic 8-drop C,...
'F+Yorino [low 111. The speedup was hindered by r*c.

ずなわζ八ツイールド酸化膜によって分離されたコ1/
クタ取り出し領域を用いる技術では、へ−ス、エミンタ
?■域が整合技術等によって微細化されていても、分離
された別個のコレクタ取り出し領域を必要、!ニするた
め、微細化が困難で145す、寄生容量CC!lや寄生
抵抗2・6.、が増大する、また、上記各公報記粋の技
術においても、不純物の拡散等が不可欠であり、さらに
高集積化を図った場合には、微細化の妨げとなる、 そこで、本発明は上述の技術的な課8に鑑み、低抵抗領
域からの電極取り出1.を改善し、微細化を実現する半
導体装置とその製造方法を従供することを目的とする。
Co1/
In the technique of using the vector extraction area, Hess, Eminter? ■Even if the area is miniaturized by matching technology, a separate collector extraction area is required! Miniaturization is difficult because of the parasitic capacitance CC! l and parasitic resistance 2/6. In addition, in the techniques described in each of the above-mentioned publications, diffusion of impurities, etc. is essential, and when higher integration is attempted, it becomes an obstacle to miniaturization. Therefore, the present invention is directed to the above-mentioned In view of technical issue 8, electrode extraction from the low resistance region 1. The purpose of this invention is to provide a semiconductor device and its manufacturing method that improves miniaturization and achieves miniaturization.

〔課題を解決するだめの手段〕[Failure to solve the problem]

−L述の目的を達成するために、本発明の半導体装置は
、絶縁性基体上の互いに素子分離領域によって分離され
てなる半導体領域を有し、かつ該半導体領域の基体領域
内に低抵抗領域を有している。
In order to achieve the object mentioned above, the semiconductor device of the present invention has semiconductor regions separated from each other by an element isolation region on an insulating substrate, and a low resistance region in the base region of the semiconductor region. have.

その半導体装bibこは、第1導電型の第1の不純物拡
散領域及び第2導電型の第2の不純物拡Wi、領域を互
いに隣接させて設けても良い。絶縁性基体とは、ガラス
基板、セラミック基板等の絶縁基板の他、シリコン基板
その他の半導体基板の表面に絶縁膜を形成したものでも
良い。
In the semiconductor device bib, a first impurity diffusion region of the first conductivity type and a second impurity diffusion region Wi of the second conductivity type may be provided adjacent to each other. The insulating substrate may be an insulating substrate such as a glass substrate or a ceramic substrate, or may be a silicon substrate or other semiconductor substrate with an insulating film formed on the surface.

そして、本発明の半導体装置は、この低抵抗領域から基
体表面まで上記票子分謡領域に沿って延在される配線層
が設けられ、その配線層は」−記半導体領域と分離する
ための絶縁膜に′M′!、正される6L記記録線は、素
子分離Tfi域乙、曽公って延在さり、るが、特(こ斜
り緑性μ体に接j、T低抵抗領域を形成する場合、その
低抵抗領域と絶縁性基体の間から引き出されるものとす
ることもできる。上記第1及び第2の不純物拡散領域を
形成するものでは、低抵抗領域を第1導電型の埋め込み
層とし、配線層をその埋め込み層の電極取り出j−層と
するJ二とができる。
The semiconductor device of the present invention is provided with a wiring layer extending from this low resistance region to the substrate surface along the above-mentioned wiring region, and the wiring layer is provided with an insulating layer for separating it from the semiconductor region. 'M' on the membrane! , the recording line 6L to be corrected extends across the element isolation Tfi region, but especially when forming a low resistance region in contact with the diagonal green μ body, its It can also be drawn out from between the low resistance region and the insulating substrate.In the above-mentioned one forming the first and second impurity diffusion regions, the low resistance region is a buried layer of the first conductivity type, and the wiring layer is formed as a buried layer of the first conductivity type. J-2 is formed, in which J-layer is used as the electrode extraction layer of the buried layer.

次に、本発明の半導体装置の製造方法は、半導体基体の
素子分離領域を形成する領域に溝部を形成し、その溝部
の少なくとも側壁に絶縁膜を形成する工程と、に配溝部
以外の半導体基体の領域内に低抵抗領域を形成する々共
1、こ、少なくとも溝部の側壁に沿って形成され且つ該
低抵fir領域に接続する配線層を形成する工程と、−
上記配線層が形成された溝部に矩縁層を形成する工程、
l−1上記半導体基体を上記絶縁層側の面から支持体に
張り合わせる工程と、上記半導体基体を1記支持体の反
対側から研磨して上記配線層を基体表面に露出させる工
程とからなることを特徴としている。
Next, the method for manufacturing a semiconductor device of the present invention includes the steps of: forming a groove in a region of the semiconductor substrate where an element isolation region is to be formed; and forming an insulating film on at least the sidewalls of the groove; forming a low resistance region in the region of 1, forming a wiring layer formed along at least the sidewalls of the trench and connected to the low resistance fir region;
forming a rectangular edge layer in the groove where the wiring layer is formed;
1-1 The semiconductor substrate is attached to the support from the surface facing the insulating layer, and the semiconductor substrate is polished from the opposite side of the support to expose the wiring layer on the surface of the substrate. It is characterized by

上記絶縁膜、絶縁層の材料としては、酸化シリ′コンや
その他の絶縁材ネS[が挙げられる。にた、配線層の一
例としてはポリシリボン層、シリザイド層、ポリサイド
層等が挙げられる。
Examples of the material for the insulating film and insulating layer include silicon oxide and other insulating materials. In addition, examples of the wiring layer include a polysilicon layer, a silicide layer, a polycide layer, and the like.

〔作用〕[Effect]

半導体領域基体内の低抵抗領域からの電極の取り出しを
、絶縁膜と素子分離領域との間に介在する配線層を以て
行うこと番こより、素子分離領域の内(Mのみで電気的
な接続が可能となり、素子分離領域から外の装具1(、
こ′j1/クタ取り出し領域等の取り出しのための領域
をわざわざ設けなくとも良い。
Since the electrode is taken out from the low resistance region in the semiconductor region base using the wiring layer interposed between the insulating film and the element isolation region, electrical connection is possible only with M in the element isolation region. Then, the brace 1 (,
There is no need to take the trouble to provide an area for extraction, such as an area for extracting the data.

従って、素子の微細化に好適である。また、その配τ泉
層は、絶縁膜Q、二被覆され、−n1〉素子分P4■頁
域の絶縁層に沿って設けられるため、不純物の拡散等の
問題もなく、バイポーラトランジスタ等の素子を高集積
Vこ配設することが可能となる。
Therefore, it is suitable for miniaturization of elements. In addition, the distribution layer is covered with an insulating film Q, and is provided along the insulating layer in the -n1> element P4 area, so there is no problem such as impurity diffusion, and it can be used for devices such as bipolar transistors. It becomes possible to arrange a highly integrated V.

次に、上記半導体装置を製造する方法では、ウェハ張り
合わ(・技術を用いて支持体を半導体基体の絶縁層側に
張り合わせるが、その結果、溝が設けられた半導体基体
側が張り合わ+i後に基体の内部側になる。従って、予
め配線層を低抵抗領域と接するように形成しておくこと
、例えば表面に延在されるように配線層を設けておくこ
とで、ぞれは張り合わM′後に基体内部の35域4:で
接続するような配線層1、こできることj、こなる。
Next, in the method for manufacturing a semiconductor device described above, the support is laminated to the insulating layer side of the semiconductor substrate using wafer lamination (wafer lamination technique). Therefore, by forming the wiring layer in advance so as to be in contact with the low resistance region, for example, by providing the wiring layer so as to extend on the surface, each layer will be attached to the substrate after bonding M'. Internal 35 area 4: Wiring layer 1 that connects, can be done, and can be done.

〔実施例〕〔Example〕

本発明の好適な実施例を図面を参照しながら説明する。 Preferred embodiments of the present invention will be described with reference to the drawings.

第1の実施例 本実施例は、老子分離領域の側壁Qこ設置Jられたポリ
、/リコン層によって、コ1/ククの取り出1−7が1
−tわ十するN P Nイνのバイポーラトランジスタ
の例であ一′)。半導体領域は張り合わせ後に研磨に−
lミって得られ、−ヘース、エミックは自己整合グロ七
スからイ”の半導体領域に形成さイ1.る。
1st Embodiment In this embodiment, the removal of CO1/Kuku 1-7 is done by the poly/recon layer installed on the side wall Q of the separation area.
This is an example of a bipolar transistor of N P N i ν, which has a value of 1'). Semiconductor area is polished after bonding.
1. The emick is formed in the semiconductor region of 1.

まj゛、その構造Q、二ついて、第1図を参照1.i 
Aがら説明する。
There are two structures, see Figure 1.1. i
I will explain from A.

本実施例の半導体装置は、シリコン基板1上に絶縁性基
体を構成するようにシリ−ノン酸化膜2が設けられてい
る。ごのシリ1ン酸化膜2は全面に形成され、張り合わ
せ技術乙こより装置が製造される場合には、そのシリコ
ン酸化膜2で張り合わセられる。
In the semiconductor device of this embodiment, a silicon-non-oxide film 2 is provided on a silicon substrate 1 to constitute an insulating base. The silicon oxide film 2 is formed on the entire surface, and when the device is manufactured using the bonding technique, the silicon oxide film 2 is bonded together.

シリコン酸化膜2トには、素子分離領域3で素子分離さ
れた半導体領域4が設げら41、ている。素子分離領域
3日1、基体rにRIE法等の異方性エンチング゛によ
って形成された溝部5を利用し7形成されており、略矩
形状の断面を有j〜、その底部で上記シリコン酸化膜2
と一体となり、そのL部で基体表面6、二臨みながら半
導体領域4を取り囲んでいる。素子分離領域3(J、シ
リ1ン酸化膜により形成されるが、シリコン酸化膜内に
ポリシリコン層を充填1.た構造です)、I′L!:い
。その緊子分S;廿領域r(から素子分離され6半■体
領域4(上、その底部に低抵抗領域である埋め込みjI
 8が形成vへれている、埋め込み層13はN″型の不
純物拡散領域からなる。
A semiconductor region 4 41 is provided in the silicon oxide film 2 and is isolated by a device isolation region 3 . An element isolation region 7 is formed using a groove 5 formed in the substrate r by anisotropic etching such as RIE method, and has a substantially rectangular cross section, and the silicon oxide is formed at the bottom of the element isolation region 3. membrane 2
The L portion surrounds the semiconductor region 4 while facing the substrate surface 6, 2. Element isolation region 3 (J, formed from a silicon oxide film, but has a structure in which a polysilicon layer is filled in the silicon oxide film), I'L! :stomach. Its critical component S; 6 semiconductor regions 4 (upper and 6 semicircular regions 4), which are separated from the upper region r (with a low resistance region embedded at the bottom)
The buried layer 13, which is formed by 8, is composed of an N'' type impurity diffusion region.

この埋め込み層8の下部には、−上記・シリコン酸化1
1り2との間で配線層であるポリシリ1ン層7が形成さ
れている。このため埋め込み層8ばポリシリコンN7と
電気的に十分に接続する。半導体領域4の側部にば、溝
部5の側壁で半導体領域4を取り囲むようにシリコン酸
化膜6が絶縁膜と1.て形成されている。このシリコン
酸化膜6と上記素子分離領域3の間には、上記埋め込み
層8の底部から引き出されたポリシリコンN7が介在す
る。ずなわち、ポリシリコン層7は、半導体領域4の底
部で上記埋め込み層8と接続し、そこから素子分離領域
3まで基板主面と並行な面内で引き出され、さらに素子
分離領域3の略垂直な側壁に沿って基体表面まで延在さ
れている。その略垂直な側壁に沿って延在された部分で
、ポリシリコン層7は半導体領域4との間にシリコン酸
化l116を介しており、ポリシリコン層7は上記埋め
込み層8を除いて半導体領域4とは絶縁されている。
At the bottom of this buried layer 8, there is - the above silicon oxide 1
A polysilicon layer 7, which is a wiring layer, is formed between the first and second layers. Therefore, buried layer 8 is electrically connected sufficiently to polysilicon N7. On the side of the semiconductor region 4, a silicon oxide film 6 is formed with an insulating film and 1. It is formed by Polysilicon N7 drawn out from the bottom of the buried layer 8 is interposed between the silicon oxide film 6 and the element isolation region 3. That is, the polysilicon layer 7 is connected to the buried layer 8 at the bottom of the semiconductor region 4, is drawn out from there to the element isolation region 3 in a plane parallel to the main surface of the substrate, and is further extended in a plane parallel to the main surface of the substrate. It extends along the vertical sidewalls to the substrate surface. In a portion extending along the substantially vertical sidewall, the polysilicon layer 7 is interposed with silicon oxide l116 between it and the semiconductor region 4, and the polysilicon layer 7, except for the buried layer 8, is connected to the semiconductor region 4. It is insulated from the

上記半導体領域4に6,11、P型の不純物拡散6N域
であるベース領域つと、N型の不純物拡散領域であるエ
ミッタ領域10が形成される。ベース領域9は、グラフ
トベース領域9gと真性ベース領域91からなっている
。グラフトベ−ス領域98は基体表面に形成されたポリ
シリコン層11からの不純物拡散により整合的に形成さ
れ、そのポリシリコン層11の下部で基板表面に臨んで
形成されている。真性ベース?■域91ば、層間晩縁膜
12に設けられた開口部を介して不純物が導入されて形
成され、上記グラフトベース領域9gに囲まれた領域に
形成されるやエミッタ領域10もその開口部を介して整
合的に基板表面に臨んで形成される。なお、エミッタ領
域10は薄いポリシリコン層14を介してエミッタ配線
電極15eに接続され、グラフトベース領域9gはポリ
シリコン層11を介してヘース配線電極15bに接続さ
れる。
In the semiconductor region 4, a base region 6, 11, which is a P-type impurity diffusion region 6N, and an emitter region 10, which is an N-type impurity diffusion region, are formed. The base region 9 consists of a graft base region 9g and an intrinsic base region 91. Graft base region 98 is formed in a consistent manner by diffusion of impurities from polysilicon layer 11 formed on the surface of the substrate, and is formed under polysilicon layer 11 facing the surface of the substrate. Intrinsic base? Region 91 is formed by introducing impurities through the opening provided in the interlayer latent film 12, and once formed in the region surrounded by the graft base region 9g, the emitter region 10 also uses the opening. It is formed so as to face the surface of the substrate in an aligned manner. The emitter region 10 is connected to the emitter wiring electrode 15e through the thin polysilicon layer 14, and the graft base region 9g is connected to the heath wiring electrode 15b through the polysilicon layer 11.

そして、上記埋め込み層8は、素子う1離領域3の側壁
に沿って形成されたポリシリコン層7を介してコレクタ
配線電極15cに接続される。
The buried layer 8 is connected to the collector wiring electrode 15c via a polysilicon layer 7 formed along the side wall of the element isolation region 3.

このような構造からなる本実施例の半導体装置は、埋め
込み層8からのコレクタ取り出しが、素子分離領域3の
側壁(こ沿って形成されシリコン酸化膜6に被覆された
ポリシリコン層7を介して行われている。このためコレ
クタ取り出し、のための領域を十分に小さくすることが
でき、素子の微細化を実現することができる。その寄生
容量cc、や寄生抵抗rlcも小さく抑えられる。また
、そのポリシリコンN7は基体内で素子分離領域3とシ
リコン酸化膜6だけから囲まれてなり、取り出1−7部
分の不純物の拡散は抑えられる。
In the semiconductor device of this embodiment having such a structure, the collector can be taken out from the buried layer 8 through the sidewall of the element isolation region 3 (through the polysilicon layer 7 formed along the sidewall and covered with the silicon oxide film 6). Therefore, the area for extracting the collector can be made sufficiently small, and the device can be miniaturized.The parasitic capacitance cc and parasitic resistance rlc can also be kept small. The polysilicon N7 is surrounded only by the element isolation region 3 and the silicon oxide film 6 within the base, and the diffusion of impurities in the lead-out portion 1-7 is suppressed.

なお、本実施例の半導体装置は、NPN型のバイポーラ
トランジスタであるが、PNP型でも良い。また、バイ
ポーラトランジスタに限定されず、他の素子でも良い。
Note that although the semiconductor device of this embodiment is an NPN type bipolar transistor, it may also be a PNP type. Further, the device is not limited to a bipolar transistor, and other elements may be used.

第2の実施例 本実施例は、半導体装置の製造方法であって、特に張り
合わせ技術を用いた方法である。以F、本実m例をその
工程に従って第2図a〜第2図Cを参照しながら説明す
る。
Second Embodiment This embodiment is a method for manufacturing a semiconductor device, and in particular a method using a bonding technique. Hereinafter, this example will be explained according to its steps with reference to FIGS. 2A to 2C.

まず、第2図aに示すように、半導体基体としてのシリ
コン基板21の素子分離領域を形成する領域に溝部22
を形成する。溝部22はシリコン基板21の表面から略
垂直な側壁を有するように、例えばRIE法等により形
成されるや次に、その溝部22の側壁及び底部に絶縁膜
としてのシリコン酸化膜23を形成する。シリコン基板
21の表面には、シリコン酸化膜を形成しないやこれは
次に形成する低抵抗領域との接続のためである。その表
面でシリコン基板21を露出するためには、シリコン基
板21の表面に予めシリコン窒化膜を形成し、選択的に
酸化を行って溝部22の内部にのみシリコン酸化膜23
を形成したり、或いはシリコン酸化膜23を全面に形成
した徒、溝部22のところだけレジストを充填するよう
にして、溝部22以外のシリコン酸化膜23を除去する
ようにしても良い。
First, as shown in FIG.
form. The trench 22 is formed by, for example, RIE to have sidewalls substantially perpendicular to the surface of the silicon substrate 21, and then a silicon oxide film 23 as an insulating film is formed on the sidewalls and bottom of the trench 22. If a silicon oxide film is not formed on the surface of the silicon substrate 21, this is for connection with a low resistance region to be formed next. In order to expose the silicon substrate 21 on the surface thereof, a silicon nitride film is formed in advance on the surface of the silicon substrate 21, and selectively oxidized to form a silicon oxide film 23 only inside the groove 22.
Alternatively, after forming the silicon oxide film 23 on the entire surface, only the trench 22 may be filled with resist, and the silicon oxide film 23 other than the trench 22 may be removed.

次に、第2図すに示すように、露出したシリコン基板2
1の表面に低抵抗領域24を形成する。
Next, as shown in Figure 2, the exposed silicon substrate 2
A low resistance region 24 is formed on the surface of 1.

この低抵抗領域24は、バイポーラI・ランジスタの場
合、コレクタの埋め込み層として機能する。
This low resistance region 24 functions as a buried layer of the collector in the case of a bipolar I transistor.

次に、低抵抗領域24の表面及び」−記シリコン酸化膜
23の内側に亘ってポリシリコン層25を形成する。こ
のポリシリコン層25は配線層として機能する。ポリシ
リコン層25の形成はCVD法によって行うことができ
る。なお、上記低抵抗領域24の形成は、ポリシリコン
層25からの拡散によって形成することもでき、必ずし
も低抵抗領域24を先に形成しなくとも良い。
Next, a polysilicon layer 25 is formed over the surface of the low resistance region 24 and the inside of the silicon oxide film 23. This polysilicon layer 25 functions as a wiring layer. Formation of polysilicon layer 25 can be performed by CVD method. Note that the low resistance region 24 can also be formed by diffusion from the polysilicon layer 25, and the low resistance region 24 does not necessarily have to be formed first.

次に、第2図Cに示すように、シリコン酸化膜23及び
ポリシリコン層25が形成された溝部22を含み全面に
、絶縁層としての/リコン酸化層26を形成する。この
ンリコン酸化層26は、iM部22の内部で、素子分離
領域として機能する。
Next, as shown in FIG. 2C, a silicon oxide layer 26 as an insulating layer is formed over the entire surface including the trench 22 in which the silicon oxide film 23 and the polysilicon layer 25 are formed. This silicon oxide layer 26 functions as an element isolation region inside the iM section 22.

特に溝部22の内部では、シリコン酸化層26とシリコ
ン酸化膜23の間に配線層としてのポリシリコン層25
が挟まれる構造となる。また、シリコン酸化層26は、
全面に形成されるこ々で、支持体との接着層としても機
能する。なお、絶縁層としては、シリコン酸化層26に
限定されず、シリコン窒化層とシリコン酸化層の組合せ
からなる構造や、シリコン酸化層の内壁にポリシリコン
を充填したものであっても良い。また、低抵抗領域24
−にのポリシリ7ン層25klこむ、)5、必ずしもシ
リコン酸化層26が被覆されなくとも良く、別の層や張
り合わせ時に支持体自体が位置するような構造でも良い
In particular, inside the trench 22, a polysilicon layer 25 as a wiring layer is formed between the silicon oxide layer 26 and the silicon oxide film 23.
The structure is such that the two are sandwiched in between. Moreover, the silicon oxide layer 26 is
The parts formed on the entire surface also function as an adhesive layer with the support. Note that the insulating layer is not limited to the silicon oxide layer 26, and may be a structure consisting of a combination of a silicon nitride layer and a silicon oxide layer, or a structure in which the inner wall of a silicon oxide layer is filled with polysilicon. In addition, the low resistance region 24
- 25 kl of polysilicon layer 7) 5) The silicon oxide layer 26 does not necessarily need to be covered, and may be a separate layer or a structure in which the support itself is positioned during lamination.

次に、別のシリコン基板30を用意j7、そのシリコン
基板30の表面全面にシリコン酸化膜31を形成する。
Next, another silicon substrate 30 is prepared j7, and a silicon oxide film 31 is formed on the entire surface of the silicon substrate 30.

一方、」二連の微細加〕二を行ったシリコン基板21の
シリコン酸化層2Gが設けられた側を上記シリコン基板
30のシリコン酸化膜31に張り合わせる。すると、第
2図dに示すように、シリコン酸化膜31とシリコン酸
化層26が張り合わせられる。
On the other hand, the side of the silicon substrate 21 on which the silicon oxide layer 2G has been subjected to the two series of micromachining is attached to the silicon oxide film 31 of the silicon substrate 30. Then, as shown in FIG. 2d, the silicon oxide film 31 and the silicon oxide layer 26 are bonded together.

この張り合わせた基板21.30のシリコン基板21側
から研磨を行う。第2図(・に示すように、研磨の面が
、シリコン酸化層26Lこ達したところで、研磨を止め
る。すると、シリコン基板21であった領域は、シリコ
ン酸化1i26を素子分離領域として素子分離された半
導体領域27になる。
The bonded substrates 21 and 30 are polished from the silicon substrate 21 side. As shown in FIG. 2, the polishing is stopped when the polishing surface reaches the silicon oxide layer 26L.Then, the area that was the silicon substrate 21 is separated into elements using the silicon oxide 1i26 as an element isolation region. This results in a semiconductor region 27.

また、Jニ記シリコン酸化層26とシリコン酸化膜23
の間に形成されたポリシリコン層25は、低抵抗領域2
4と接続してシリコン酸化層2Gに沿って基板表面まで
延在され、且つ研磨によってそれぞれ素子毎に分離され
ている。従って、ポリシリコン層25は分離され、しか
も占有面積の十分小さな配線層として機能する。なお、
研磨を止める領域をポリシリコン層25が露出した時と
しても良く、その場合には、ポリシリコン層25を酸化
することで、ポリシリコン層25自体の素子間分離が行
われることになる。以下、所要の例えばペース領域、エ
ミッタ領域や配線電極等を形成し、素子を完成する。
In addition, the silicon oxide layer 26 and the silicon oxide film 23
The polysilicon layer 25 formed between the low resistance regions 2
4 and extend along the silicon oxide layer 2G to the substrate surface, and are separated into individual elements by polishing. Therefore, the polysilicon layer 25 is isolated and functions as a wiring layer occupying a sufficiently small area. In addition,
The polishing may be stopped at a time when the polysilicon layer 25 is exposed, and in that case, by oxidizing the polysilicon layer 25, the polysilicon layer 25 itself is isolated between elements. Thereafter, necessary parts such as a space region, an emitter region, wiring electrodes, etc. are formed to complete the device.

このような本実施例の半導体装置の製造方法においては
、ウェハ張り合わせ技術を用いて半導体領域27が形成
されるため、その結晶性に優れ、3次元化に好適である
。また、張り合わせ技術では、一方の基板が裏返しにさ
れるが、その前に配線層となるポリシリコン層25を形
成しておくことで、有効な電極の取り出しができる。そ
して、その配線層は素子分離領域として機能する絶縁層
に沿って形成されるため、その面積を小さくすることが
でき、高速化等に有利である。
In the method for manufacturing a semiconductor device of this embodiment, the semiconductor region 27 is formed using a wafer bonding technique, so it has excellent crystallinity and is suitable for three-dimensionalization. Furthermore, in the bonding technique, one of the substrates is turned over, but by forming the polysilicon layer 25, which will become a wiring layer, before that, it is possible to effectively take out the electrodes. Since the wiring layer is formed along the insulating layer functioning as an element isolation region, its area can be reduced, which is advantageous for speeding up, etc.

なお、本発明の半導体装置、半導体装置の製造方法は、
上述の各実施例に限定されず、その要旨を逸脱しない範
囲での種々の変更が可能である。
Note that the semiconductor device and the method for manufacturing a semiconductor device of the present invention include:
The embodiments are not limited to the embodiments described above, and various modifications can be made without departing from the spirit of the embodiments.

〔発明の効果〕〔Effect of the invention〕

本発明の半導体装置は、低抵抗領域から基体表面まで上
記素子分離領域に沿って延在される配線層を有”するた
め、低抵抗領域からの電極取り出j7のための領域を設
りることなく、電極取り出しが可能となり、素子の微細
化や高集積化を実現することができる。
Since the semiconductor device of the present invention has a wiring layer extending along the element isolation region from the low resistance region to the substrate surface, a region for taking out the electrode from the low resistance region is provided. This makes it possible to take out the electrodes without any problems, and it is possible to achieve miniaturization and high integration of devices.

また、本発明の半導体装置の製造方法においては、張り
合わせ技術を組み合わせることで、低抵抗領域からの電
極取り出しが確実番、″行われることとなり、上述の半
導体装置を容易に製造することが実現される。
In addition, in the method for manufacturing a semiconductor device of the present invention, by combining the bonding technique, the electrodes can be taken out from the low resistance region reliably, making it possible to easily manufacture the above-mentioned semiconductor device. Ru.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の半導体装置の一例の要部断面図、第2
図a〜第2図Cは本発明の半導体装置の製造方法の一例
をその工程に従って説明するための工程断面図である。 1.21.30・・・シリコン暴普反 2.6,23.31・・・シリコン酸化膜3・・・素子
分離領域 4.27・・・半導体領域 5.22・・・溝部 7.25・・・ポリシリコン層 8・・・埋め込み府 24・・・低抵抗領域
FIG. 1 is a sectional view of essential parts of an example of the semiconductor device of the present invention, and FIG.
FIGS. 1A to 2C are process cross-sectional views for explaining an example of the method for manufacturing a semiconductor device according to the present invention according to its steps. 1.21.30...Silicon diffusion 2.6, 23.31...Silicon oxide film 3...Element isolation region 4.27...Semiconductor region 5.22...Groove portion 7.25 ... Polysilicon layer 8 ... Buried area 24 ... Low resistance region

Claims (3)

【特許請求の範囲】[Claims] (1)絶縁性基体上の互いに素子分離領域によって分離
されてなる半導体領域を有し、かつ該半導体領域の基体
領域内に低抵抗領域を有する半導体装置において、 上記低抵抗領域から基体表面まで上記素子分離領域に沿
って延在され、且つ上記半導体領域と分離するための絶
縁膜に被覆される配線層を有することを特徴とする半導
体装置。
(1) In a semiconductor device having semiconductor regions separated from each other by an element isolation region on an insulating substrate, and having a low resistance region within the base region of the semiconductor region, from the low resistance region to the surface of the substrate, A semiconductor device comprising a wiring layer extending along an element isolation region and covered with an insulating film for isolation from the semiconductor region.
(2)第1導電型の第1の不純物拡散領域及び第2導電
型の第2の不純物拡散領域が互いに隣接して半導体領域
に形成され、低抵抗領域が第1導電型の埋め込み層とさ
れ、配線層がその埋め込み層の電極取り出し層とされる
請求項(1)記載の半導体装置。
(2) A first impurity diffusion region of the first conductivity type and a second impurity diffusion region of the second conductivity type are formed adjacent to each other in the semiconductor region, and the low resistance region is a buried layer of the first conductivity type. 2. The semiconductor device according to claim 1, wherein the wiring layer is an electrode extraction layer of the buried layer.
(3)半導体基体の素子分離領域を形成する領域に溝部
を形成し、その溝部の少なくとも側壁に絶縁膜を形成す
る工程と、 上記溝部以外の半導体基体の領域に低抵抗領域を形成す
ると共に、少なくとも溝部の側壁に沿って形成され且つ
該低抵抗領域に接続する配線層を形成する工程と、 上記配線層が形成された溝部に絶縁層を形成する工程と
、 上記半導体基体を上記絶縁層側から支持体に張り合わせ
る工程と、 上記半導体基体を上記支持体の反対側から研磨して上記
配線層を基体表面に露出させる工程とからなることを特
徴とする半導体装置の製造方法。
(3) forming a groove in a region of the semiconductor substrate where an element isolation region is to be formed, and forming an insulating film on at least the sidewalls of the groove; forming a low resistance region in a region of the semiconductor substrate other than the groove; a step of forming a wiring layer formed along at least a side wall of the trench and connected to the low resistance region; a step of forming an insulating layer in the trench in which the wiring layer is formed; A method for manufacturing a semiconductor device, comprising: bonding the semiconductor substrate to a support; and polishing the semiconductor substrate from the opposite side of the support to expose the wiring layer on the surface of the substrate.
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