JPH08181323A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、詳しくは、一般にシリコン・オン・インシ
ュレータ(Silicon On Insulator:SOI)と呼ばれる
構造を有したMOS型電界効果トランジスタ(Metal Oxi
de Semiconductor Field Effect Transistor:MOSF
ET)に係り、微細で且つ極めて高速に動作することが
可能な新規なダブルゲート構造の半導体装置及びその製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a MOS type field effect transistor (Metal Oxide Effect Transistor) having a structure generally called Silicon On Insulator (SOI).
de Semiconductor Field Effect Transistor: MOSF
The present invention relates to a novel semiconductor device having a double gate structure which is fine and can operate at extremely high speed, and a manufacturing method thereof.
【0002】[0002]
【従来の技術】従来、この種のSOI構造を有するMO
SFETにおいて、通常のゲートの直下に、チャネル領
域を挟んでもう一つのゲートを形成したダブルゲート構
造に関する技術については、例えば、ソリッドステート
エレクトロニクス、27巻、ナンバー8/9(1984
年)、第827頁から828頁(Solid-State Electronic
s, Vol.27, Nos.8/9, pp.827-828, 1984)に開示されて
いる。SOI基板に形成したダブルゲート構造のMOS
FETは、図5に示した断面構造と図6に示した平面構
造を有している。ここで図5において、(a),(b),
(c)は、図6中にA−A線、B−B線、C−C線でそれ
ぞれ示した断面構造の模式図である。尚、図5以外の図
においても、(a),(b)及び(c)はそれぞれこれと同じ
位置及び方向で切断した場合の断面構造を示す。但し、
図6の平面図は、マスクパターンのレイアウト模式図と
して示してある。2. Description of the Related Art Conventionally, an MO having this type of SOI structure
Regarding the double gate structure in which another gate is formed directly below a normal gate in an SFET with a channel region sandwiched therebetween, for example, see Solid State Electronics, Vol. 27, No. 8/9 (1984).
Year), pp. 827-828 (Solid-State Electronic
s, Vol.27, Nos.8 / 9, pp.827-828, 1984). Double-gate structure MOS formed on SOI substrate
The FET has the cross-sectional structure shown in FIG. 5 and the planar structure shown in FIG. Here, in FIG. 5, (a), (b),
(c) is a schematic diagram of a cross-sectional structure taken along line AA, line BB, and line CC in FIG. 6. It should be noted that, in the drawings other than FIG. 5, (a), (b) and (c) respectively show sectional structures when cut at the same position and direction. However,
The plan view of FIG. 6 is shown as a layout pattern diagram of the mask pattern.
【0003】図5に示した従来のダブルゲートSOI構
造のMOSFETは、下記の方法によって製造されてい
た。初めに、周知のMOSFETの製造方法を用いてバ
ックゲートと呼ばれる下側のゲート23を形成する。こ
れは、図示しない素子側シリコン基板を窒化膜をマスク
にLOCOS酸化を行い酸化膜18を形成した後、窒化
膜を除去した部分をゲート酸化してゲート酸化膜17を
形成後、多結晶シリコンを堆積してパターニングするこ
とにより下側ゲート23を形成することができる。次
に、酸化膜19をCVD(Chemical Vapor Deposition)
法等を用いて厚く堆積し、この酸化膜19の表面を研削
及び研磨によって平坦化する。The conventional double-gate SOI structure MOSFET shown in FIG. 5 is manufactured by the following method. First, a lower gate 23 called a back gate is formed by using a known MOSFET manufacturing method. This is because LOCOS oxidation is performed on a device-side silicon substrate (not shown) by using a nitride film as a mask to form an oxide film 18, and then a portion where the nitride film is removed is gate-oxidized to form a gate oxide film 17, and then polycrystalline silicon is removed. The lower gate 23 can be formed by depositing and patterning. Next, the oxide film 19 is formed by CVD (Chemical Vapor Deposition).
The oxide film 19 is thickly deposited by a method or the like, and the surface of the oxide film 19 is flattened by grinding and polishing.
【0004】この後、酸化膜19と支持基板6上にあら
かじめ形成された酸化膜7とを直接貼合わせる。この貼
合わせ技術は、張り貼合わせるべき両表面を極度に平坦
にし、且つ、無塵雰囲気中において上記酸化膜19の表
面と酸化膜7を互いに対向させ、両者に適当な圧力を加
えることによって、接着剤を用いることなしに貼合わせ
を行うものである。この場合、酸化膜7と酸化膜19と
は境界無く一体化された酸化膜となる。After this, the oxide film 19 and the oxide film 7 previously formed on the supporting substrate 6 are directly bonded. In this bonding technique, both surfaces to be bonded are made extremely flat, and the surface of the oxide film 19 and the oxide film 7 are opposed to each other in a dust-free atmosphere, and an appropriate pressure is applied to both surfaces. The bonding is performed without using an adhesive. In this case, the oxide film 7 and the oxide film 19 are integrated without a boundary.
【0005】次に、素子側シリコン基板を研削及び研磨
して薄膜化することにより、薄いSOI層5が形成され
る。この後、SOI層5をゲート酸化し、上側ゲート酸
化膜14を形成し、更に多結晶シリコンを堆積してバッ
クゲート23に合わせてパターニングすることによりフ
ロントゲートと呼ばれる上側のゲート10を形成し、ダ
ブルゲート構造を形成していた。尚、図5において、参
照符号4はソース・ドレイン領域、13,15は酸化
膜、16は側壁酸化膜、31はアルミニウムなどの金属
電極、40はコンタクト孔である。Next, a thin SOI layer 5 is formed by grinding and polishing the element side silicon substrate to make it a thin film. Thereafter, the SOI layer 5 is gate-oxidized to form an upper gate oxide film 14, and polycrystalline silicon is further deposited and patterned in accordance with the back gate 23 to form an upper gate 10 called a front gate, It formed a double gate structure. In FIG. 5, reference numeral 4 is a source / drain region, 13 and 15 are oxide films, 16 is a sidewall oxide film, 31 is a metal electrode such as aluminum, and 40 is a contact hole.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、前述し
た従来のダブルゲートSOI構造のMOSFETは、フ
ロントゲート10がバックゲート23と重なるようにパ
ターニングしなければならない。これらのゲートの加工
には、通常のホトエッチング技術を用いていたため、位
置合わせずれの問題が避けられなかった。特に、フロン
トゲート10に対してソース及びドレイン拡散層は自己
整合となるが、バックゲート23に対しては自己整合と
ならないため、ソース・ゲート間及びドレイン・ゲート
間の容量増加や特性ばらつきの増加等の問題を生じてい
た。However, in the above-mentioned conventional MOSFET having the double gate SOI structure, the front gate 10 must be patterned so as to overlap with the back gate 23. Since the conventional photo-etching technique was used for processing these gates, the problem of misalignment was unavoidable. In particular, the source and drain diffusion layers are self-aligned with the front gate 10, but are not self-aligned with the back gate 23. Therefore, the capacitance between the source and the gate and the drain and the gate are increased, and the characteristic variation is increased. And so on.
【0007】更に、電流駆動能力等の素子特性を向上さ
せるために、チャネルとなる素子側シリコン基板すなわ
ちSOI層5を極端に薄層化すると、膜厚ばらつきの特
性に与える影響が顕著となること、及び高価な超薄膜S
OI基板を用いる必要があることから、製品価格の上昇
は避けられなかった。また、ゲート幅を増加すると構造
的にトランジスタの占有面積の増加が避けられないこ
と、及びゲートの加工にホトエッチング工程を2回用い
る必要があることから、通常のシングルゲートSOI構
造のMOSFETに比べ製造工程が複雑となり、これに
よる製品価格の上昇も避けられなかった。Further, if the device side silicon substrate to be a channel, that is, the SOI layer 5 is extremely thinned in order to improve the device characteristics such as current driving capability, the effect of the film thickness variation becomes remarkable. And expensive ultra-thin film S
Since it is necessary to use the OI substrate, the increase in product price cannot be avoided. In addition, as the gate width is increased, the occupation area of the transistor is unavoidably increased, and it is necessary to use the photoetching step twice to process the gate. Therefore, compared with a normal single-gate SOI structure MOSFET. The manufacturing process was complicated, and the rise in product prices was unavoidable.
【0008】そこで、本発明の目的は、寄生容量や特性
ばらつきの少ないダブルゲートSOI構造の半導体装置
及びその製造方法を提供することにある。また、本発明
の他の目的は、従来に比較して占有ゲート幅に対する実
効ゲート幅の割合が大きく、しかも微細で高性能なダブ
ルゲートSOI構造の半導体装置及びその製造方法を提
供することにある。更に、本発明の他の目的は、製造工
程数が通常のMOSFETの製造方法と同等であり、製
造価格の上昇を回避することができるダブルゲートSO
I構造の半導体装置及びその製造方法を提供することに
ある。Therefore, an object of the present invention is to provide a semiconductor device having a double gate SOI structure in which parasitic capacitance and characteristic variations are small and a manufacturing method thereof. Another object of the present invention is to provide a semiconductor device having a double gate SOI structure having a larger ratio of the effective gate width to the occupied gate width than that of the conventional one, and having high performance, and a manufacturing method thereof. . Further, another object of the present invention is that the number of manufacturing steps is the same as that of a normal MOSFET manufacturing method, and a double gate SO capable of avoiding an increase in manufacturing cost.
An object is to provide a semiconductor device having an I structure and a manufacturing method thereof.
【0009】[0009]
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置は、図1に示すように、支
持基板すなわちシリコン基板1上の第1の絶縁膜である
二酸化シリコン膜(以下、単に酸化膜と称する)11を
介して並列に配置した複数のシリコン直方体を有し、各
シリコン直方体の酸化膜11に接する底面よりも広い表
裏面とシリコン直方体の上面との一部を連続して覆うと
共に、表裏面とはゲ−ト酸化膜14を介し、上面とは第
2の絶縁膜すなわち酸化膜12を介して形成された多結
晶シリコン22のゲートと、各シリコン直方体の一方の
側面及びその側面近傍の表裏面から取り出されたソース
引出し電極と、他方の側面及びその側面近傍の表裏面か
ら取り出されたドレイン引出し電極とから構成され、更
に各隣接する同一電極同士が電気的に接続されているこ
とを特徴とするものである。In order to achieve the above object, a semiconductor device according to the present invention, as shown in FIG. 1, has a silicon dioxide film which is a first insulating film on a supporting substrate, that is, a silicon substrate 1. (Hereinafter, simply referred to as an oxide film) 11 has a plurality of silicon rectangular parallelepipeds arranged in parallel, and each silicon rectangular parallelepiped has a front surface and a back surface wider than a bottom surface in contact with the oxide film 11 and a part of an upper surface of the silicon rectangular solid. The gate of polycrystalline silicon 22 is formed continuously with the front and back surfaces via the gate oxide film 14 and with the upper surface via the second insulating film, that is, the oxide film 12, and one of the rectangular parallelepipeds of each silicon. Source lead-out electrodes taken out from the side surface and the front and back surfaces in the vicinity of the side surface, and a drain lead-out electrode taken out from the other side surface and the front and back surfaces in the vicinity of the side surface. Poles are characterized in that they are electrically connected.
【0010】そして、前記半導体装置において、第2の
絶縁膜すなわち酸化膜12が、ゲート酸化膜14よりも
厚く形成されていれば好適である。また、並列に配置し
た隣接する前記シリコン直方体の間の一部に電極材料す
なわち、図1で言えば、多結晶シリコン21,22が埋
め込まれていることが望ましい。In the semiconductor device, it is preferable that the second insulating film, that is, the oxide film 12 is formed thicker than the gate oxide film 14. Further, it is desirable that the electrode material, that is, the polycrystalline silicons 21 and 22 in FIG. 1 are embedded in a part between the adjacent silicon rectangular parallelepipeds arranged in parallel.
【0011】更に、並列に配置した隣接する前記シリコ
ン直方体の表裏面間の厚さが実効ゲート長の1/2より
薄く形成されていれば好適である。Further, it is preferable that the thickness between the front and back surfaces of the adjacent silicon rectangular parallelepipeds arranged in parallel is formed to be less than 1/2 of the effective gate length.
【0012】そして、前記目的を達成するために、本発
明に係る半導体装置の製造方法は、支持基板上に第1の
絶縁膜、低不純物濃度の第1の半導体層、第2の絶縁膜
を順次積層した状態に形成する工程、すなわち図9で言
えば、シリコン基板1上に酸化膜11、単結晶シリコン
層2、酸化膜12を順次備えた積層基板を形成する工程
と、図10に示すように酸化膜12と単結晶シリコン層
2との多層膜を聳立した直方体にパターニングし、トラ
ンジスタの活性領域3を形成する工程と、この活性領域
にゲート酸化膜14を形成後に直方体を覆うように高不
純物濃度の第1の多結晶シリコン膜すなわち多結晶シリ
コン膜22を堆積する工程と、図11に示すように多結
晶シリコン膜22を所望形状にパターニングしてゲート
を形成する工程と、濃度差酸化により多結晶シリコン膜
22の表面に厚い酸化膜13を形成すると共にソース・
ドレインとなる低不純物濃度の単結晶シリコン層2の表
面に薄い酸化膜を形成する工程と、ソース・ドレイン領
域の前記薄い酸化膜を除去する工程と、高不純物濃度の
第2の多結晶シリコン膜21を堆積する工程と、多結晶
シリコン膜21を所望形状にパターニングしてソース・
ドレイン引出し電極を形成する工程とから成ることを特
徴とするものである。In order to achieve the above object, the method of manufacturing a semiconductor device according to the present invention comprises a first insulating film, a first semiconductor layer having a low impurity concentration, and a second insulating film on a supporting substrate. FIG. 10 shows a step of sequentially forming a laminated layer, that is, a step of forming a laminated substrate in which an oxide film 11, a single crystal silicon layer 2, and an oxide film 12 are sequentially provided on a silicon substrate 1 in FIG. As described above, the step of patterning the multilayer film of the oxide film 12 and the single crystal silicon layer 2 into a standing rectangular parallelepiped to form the active region 3 of the transistor, and the step of covering the rectangular parallelepiped after forming the gate oxide film 14 in this active region A step of depositing a first polycrystalline silicon film having a high impurity concentration, that is, a polycrystalline silicon film 22, and a step of patterning the polycrystalline silicon film 22 into a desired shape to form a gate as shown in FIG. Source to form a thick oxide film 13 on the surface of the polycrystalline silicon film 22 by the density difference oxidation
A step of forming a thin oxide film on the surface of the single-crystal silicon layer 2 having a low impurity concentration to serve as a drain, a step of removing the thin oxide film in the source / drain regions, and a second polycrystalline silicon film having a high impurity concentration 21 and the polycrystalline silicon film 21 is patterned into a desired shape to form a source.
And a step of forming a drain extraction electrode.
【0013】この場合、高不純物濃度の前記第1及び第
2の多結晶シリコン膜21,22を堆積する少なくとも
いずれかの工程の代わりに、低不純物濃度の多結晶シリ
コン膜を堆積する工程と、この多結晶シリコン膜に不純
物をドープして高濃度にする工程とを付加してもよい。In this case, instead of at least one of the steps of depositing the first and second polycrystalline silicon films 21 and 22 having a high impurity concentration, a step of depositing a polycrystalline silicon film having a low impurity concentration, A step of doping the polycrystalline silicon film with impurities to increase the concentration may be added.
【0014】また、支持基板上に、第1の絶縁膜、低不
純物濃度の第1の半導体層、第2の絶縁膜すなわち図1
5で言えば、シリコン基板1上に酸化膜11、単結晶シ
リコン層2、酸化膜12を順次積層した状態に形成する
工程と、図16に示すように酸化膜12と単結晶シリコ
ン層2との多層膜を聳立した直方体にパターニングし、
トランジスタの活性領域3を形成する工程と、前記直方
体の多層膜を覆うように高不純物濃度の第1の多結晶シ
リコン膜を堆積する工程と、図17に示すように第1の
多結晶シリコン膜すなわち多結晶シリコン膜21を所望
形状にパターニングしてソース・ドレイン引出し電極を
形成する工程と、濃度差酸化により多結晶シリコン膜2
1の表面に厚い酸化膜13を形成すると共に低不純物濃
度の単結晶シリコン層2の表面に薄い酸化膜を形成する
工程と、この薄い酸化膜を覆うようにゲートを形成する
工程とから成る半導体装置の製造方法とすることによっ
ても前記目的を達成することができる。この場合、濃度
差酸化後に低不純物濃度の第1の半導体層すなわち単結
晶シリコン層2の表面の薄い酸化膜を除去する工程と、
再度ゲート酸化する工程とを更に付加してもよい。Further, on the supporting substrate, the first insulating film, the first semiconductor layer having a low impurity concentration, the second insulating film, that is, FIG.
5, the step of forming the oxide film 11, the single crystal silicon layer 2, and the oxide film 12 on the silicon substrate 1 in this order, and the oxide film 12 and the single crystal silicon layer 2 as shown in FIG. The multilayer film of is patterned into a standing rectangular parallelepiped,
A step of forming an active region 3 of the transistor, a step of depositing a first polycrystalline silicon film having a high impurity concentration so as to cover the rectangular parallelepiped multilayer film, and a step of forming a first polycrystalline silicon film as shown in FIG. That is, the step of patterning the polycrystalline silicon film 21 into a desired shape to form source / drain extraction electrodes, and the polycrystalline silicon film 2 by concentration difference oxidation.
1. A semiconductor consisting of a step of forming a thick oxide film 13 on the surface of 1 and a thin oxide film on the surface of a low impurity concentration single crystal silicon layer 2, and a step of forming a gate so as to cover the thin oxide film. The above object can also be achieved by using a device manufacturing method. In this case, a step of removing the thin oxide film on the surface of the first semiconductor layer having a low impurity concentration, that is, the single crystal silicon layer 2 after the concentration difference oxidation,
A step of performing gate oxidation again may be further added.
【0015】また、高不純物濃度の前記第1の多結晶シ
リコン膜21を堆積する工程の代わりに、低不純物濃度
の多結晶シリコン膜を堆積する工程と、この多結晶シリ
コンに不純物をドープして高濃度にする工程とを付加す
ることもできる。Further, instead of depositing the first polycrystalline silicon film 21 having a high impurity concentration, depositing a polycrystalline silicon film having a low impurity concentration, and doping the polycrystalline silicon with impurities. A step of increasing the concentration can be added.
【0016】更に、前記いずれの製造方法においても、
第2の絶縁膜と第1の半導体膜との多層膜を聳立した直
方体にパターニングした後に、第1の半導体層表面を酸
化して絶縁膜を形成する工程と、この絶縁膜及びこの膜
厚分の基板表面の絶縁膜を除去する工程とを更に付加し
てもよい。Further, in any of the above manufacturing methods,
A step of patterning a multi-layered film of a second insulating film and a first semiconductor film into an upright rectangular parallelepiped, and then oxidizing the surface of the first semiconductor layer to form an insulating film; The step of removing the insulating film on the substrate surface may be further added.
【0017】また、大規模集積回路を前記いずれかの半
導体装置を備えて構成すれば好適である。更に、前記大
規模集積回路を備えた高速大型計算機を構成することも
できる。Further, it is preferable that a large scale integrated circuit is configured to include any one of the semiconductor devices described above. Further, a high-speed large-scale computer including the large-scale integrated circuit can be configured.
【0018】[0018]
【作用】本発明の半導体装置によれば、支持基板上の第
1の絶縁膜を介して並列に配置した複数のシリコン直方
体に対してゲートを、それぞれのシリコン直方体の一部
に、表裏面とはゲート絶縁膜を介して、上面とは第2の
絶縁膜を介して連続したゲートを設け、側面からソース
及びドレイン電極を取り出して各隣接する同一電極同士
を接続した構造とすることにより、シリコン直方体の一
部をチャネル領域とすると共にチャネル領域を挟むダブ
ルゲートSOI構造のMOSFETが構成される。そし
て本発明の半導体装置の製造方法によれば、ゲート絶縁
膜は1回のゲート酸化で表裏面に形成するので表裏面の
ゲート絶縁膜が等しく形成される。更にゲートのホトエ
ッチング工程は1回だけで形成でき、しかもシリコン直
方体の表裏面に連続した電極であるから、表裏面で対向
するフロントゲートとバックゲートの位置合わせずれが
ない。従って、ソース・ゲート間及びドレイン・ゲート
間の容量増加や特性ばらつきの増加が生じることはな
い。According to the semiconductor device of the present invention, a gate is provided for a plurality of silicon rectangular parallelepipeds arranged in parallel via the first insulating film on the support substrate, and a part of each silicon rectangular parallelepiped is provided with front and back surfaces. Is a structure in which a continuous gate is provided through the gate insulating film and the upper surface through the second insulating film, and the source and drain electrodes are taken out from the side surface and adjacent adjacent electrodes are connected to each other. A MOSFET having a double-gate SOI structure is formed in which a part of the rectangular parallelepiped is used as a channel region and the channel region is sandwiched. Further, according to the method of manufacturing a semiconductor device of the present invention, the gate insulating film is formed on the front and back surfaces by one-time gate oxidation, so that the gate insulating films on the front and back surfaces are formed equally. Further, the photo-etching step of the gate can be performed only once, and since the electrodes are continuous on the front and back surfaces of the silicon rectangular parallelepiped, there is no misalignment between the front and back gates facing each other on the front and back surfaces. Therefore, there is no increase in capacitance between the source and the gate and between the drain and the gate, and increase in variations in characteristics.
【0019】また、シリコン直方体の上面に設けた第2
絶縁膜をゲート絶縁膜表裏面のゲート絶縁膜の膜厚より
も厚くすることにより、シリコン直方体の上面に接する
ゲート部分は、ゲートとして働かずに表裏面のフロント
ゲートとバックゲートとして働くゲート部分をつなぐ配
線として作用する。更に、シリコン直方体の間の一部に
電極材料が埋め込まれた構造とすることにより、並列す
るシリコン直方体を安定に支持することができる。Further, the second element provided on the upper surface of the silicon rectangular parallelepiped.
By making the insulating film thicker than the thickness of the gate insulating film on the front and back surfaces of the gate insulating film, the gate portion in contact with the upper surface of the silicon rectangular parallelepiped does not function as a gate, but functions as a front gate and a back gate on the front and back surfaces. Acts as a connecting wire. Further, by adopting a structure in which the electrode material is embedded in a part between the silicon rectangular parallelepipeds, the parallel silicon rectangular parallelepipeds can be stably supported.
【0020】また、並列に配置した隣接するシリコン直
方体の表裏面間の厚さが実効ゲート長の1/2より薄く
した構造とすることにより、チャネル領域を完全に空乏
化して、ゲート長が短くてもソース・ドレイン間のパン
チスルーを抑制するので短チャネル効果を除去できる。Further, by adopting a structure in which the thickness between the front and back surfaces of adjacent silicon rectangular parallelepipeds arranged in parallel is smaller than 1/2 of the effective gate length, the channel region is completely depleted and the gate length is shortened. Even so, punch-through between the source and drain is suppressed, so that the short channel effect can be eliminated.
【0021】上述したように、本発明の半導体装置は、
並列配置した各シリコン直方体の一部をチャネル領域と
したことにより、この並列配置した各シリコン直方体の
チャネル領域の寸法とチャネル領域間の間隔を変化する
ことで、実効的なゲート幅を変化できる。このため、基
板に垂直な方向の各シリコン直方体の高さ、すなわちS
OI膜厚であるチャネル領域の寸法を大きく、且つ各シ
リコン直方体間の間隔すなわちチャネル領域間の繰返し
間隔を小さくすることにより、占有ゲート幅に対して実
効的なゲート幅を増加することができる。以下、この関
係を図7及び図8を用いて説明する。As described above, the semiconductor device of the present invention is
By using a part of each of the silicon rectangular parallelepipeds arranged in parallel as a channel region, the effective gate width can be changed by changing the dimension of the channel region and the interval between the channel regions of each silicon rectangular parallelepiped arranged in parallel. Therefore, the height of each silicon rectangular parallelepiped in the direction perpendicular to the substrate, that is, S
The effective gate width can be increased with respect to the occupied gate width by increasing the dimension of the channel region, which is the OI film thickness, and reducing the interval between the respective silicon rectangular parallelepipeds, that is, the repeating interval between the channel regions. Hereinafter, this relationship will be described with reference to FIGS. 7 and 8.
【0022】図7は、基板に垂直な方向のチャネル領域
の寸法すなわちSOI膜厚をd、チャネル領域間の繰返
し間隔をpとして、d=0.50μm、p=0.25μ
m一定とした場合の、占有ゲート幅Wと実効ゲート幅W
effの関係を示したものである。本発明に係るダブルゲ
ートSOI構造の半導体装置は、ほとんどの占有ゲート
幅Wにおいて、従来型のダブルゲートSOI構造のMO
SFETに比べ大きな実効ゲート幅Weffを確保できる
ことが分かる。ここで、図7において本発明の半導体装
置の実効ゲート幅Weffが占有ゲート幅Wに対して階段
的に変化しているのは、チャネル領域を一つ追加するの
に、最低でも繰返し間隔pの占有ゲート幅が必要なこと
による。FIG. 7 shows that the dimension of the channel region in the direction perpendicular to the substrate, that is, the SOI film thickness is d, and the repeating interval between the channel regions is p, d = 0.50 μm, p = 0.25 μ.
Occupied gate width W and effective gate width W when m is constant
It shows the relationship of eff . The semiconductor device of the double-gate SOI structure according to the present invention has a conventional double-gate SOI structure of MO in most occupied gate width W.
It can be seen that a larger effective gate width W eff can be secured as compared with the SFET. Here, in FIG. 7, the effective gate width W eff of the semiconductor device of the present invention changes stepwise with respect to the occupied gate width W because the addition of one channel region requires at least the repetition interval p. This is because the occupied gate width of is required.
【0023】図8は占有ゲート幅WをW=5μm一定と
し、チャネル領域間の繰返し間隔pをパラメータに、S
OI膜厚dと実効ゲート幅Weffの関係を示したもので
ある。SOI膜厚dを大きく、或いは繰返し間隔pを小
さくすることで、実効ゲート幅Weffを増加できること
が分かる。In FIG. 8, the occupied gate width W is fixed at W = 5 μm, the repetition interval p between the channel regions is used as a parameter, and S
The relationship between the OI film thickness d and the effective gate width W eff is shown. It can be seen that the effective gate width W eff can be increased by increasing the SOI film thickness d or decreasing the repetition interval p.
【0024】このことから、本構造を用いることで微細
化が容易となり、高性能なダブルゲートSOI構造のM
OSFETの実現が可能となる。更に、電流駆動能力等
の素子特性を向上させるために、SOI基板の上側のシ
リコン層すなわち従来例のようにSOI層5の厚さを極
端に薄くする必要が無いことと、ゲートの加工を1回の
ホトエッチング工程で行うため、製造工程数が通常のM
OS型トランジスタの製造方法と同等であり、製造価格
の上昇を回避することができる。From this, the use of this structure facilitates miniaturization, and the M of the high performance double gate SOI structure is obtained.
It becomes possible to realize the OSFET. Further, in order to improve the device characteristics such as the current drive capability, it is not necessary to make the thickness of the upper silicon layer of the SOI substrate, that is, the SOI layer 5 extremely thin as in the conventional example. Since the photo-etching process is performed once, the number of manufacturing processes is usually M
This is the same as the method for manufacturing an OS transistor, and an increase in manufacturing price can be avoided.
【0025】[0025]
【実施例】次に、本発明に係る半導体装置及びその製造
方法の実施例につき、添付図面を参照しながら以下詳細
に説明する。尚、添付図面において、理解を容易にする
ために要部は他の部分よりも拡大されて示されている。
また、各部の材質、導電型、及び製造条件等は、本実施
例の記載に限定されるものではないことは言うまでもな
い。Embodiments of a semiconductor device and a method of manufacturing the same according to the present invention will be described below in detail with reference to the accompanying drawings. In addition, in the accompanying drawings, essential parts are shown in an enlarged manner compared to other parts for easy understanding.
Needless to say, the material, conductivity type, manufacturing conditions, etc. of each part are not limited to those described in the present embodiment.
【0026】<実施例1>第1の実施例について、図1
及び図2を用いて説明する。図1は本発明に係る半導体
装置の一実施例を示すダブルゲートSOI構造のMOS
FETの要部断面構造図であり、図2はその平面構造を
模式的に示したレイアウトパターン図である。ここで、
図1において、(a),(b),(c)は、図2中にそれぞれ
A−A線、B−B線、C−C線で示した部分の各断面を
示したものである。尚、図1以外の図においても、
(a),(b)及び(c)は図1と同じ方向の断面構造を示
す。<First Embodiment> FIG. 1 shows the first embodiment.
2 and FIG. FIG. 1 shows a MOS having a double gate SOI structure showing an embodiment of a semiconductor device according to the present invention.
FIG. 3 is a cross-sectional structural view of a main part of the FET, and FIG. 2 is a layout pattern diagram schematically showing the planar structure thereof. here,
In FIG. 1, (a), (b), and (c) show respective cross-sections of the portions taken along the lines AA, BB, and CC in FIG. 2, respectively. In addition, also in figures other than FIG.
(a), (b) and (c) show sectional structures in the same direction as in FIG.
【0027】図1に示すように、本発明の半導体装置は
シリコン基板1上の酸化膜11を介して並列に配置した
複数の薄いシリコンの直方体(本実施例の場合、3本の
薄いシリコン直方体)50が聳立している。このシリコ
ン直方体50は、後述する半導体装置の製造方法で示す
単結晶シリコン層2から形成されている。図1(a)の
ゲート部分の断面図および同図(c)のシリコン直方体
50のチャネル方向部分の断面図に示したように、シリ
コン直方体50の表裏面のゲート用多結晶シリコン膜2
2の直下にはゲート酸化膜14が設けられ、ゲート酸化
膜14の下の単結晶シリコン層はチャネル領域であり、
本実施例ではp形不純物層3を設けている。尚、ここで
は、シリコン直方体50の酸化膜11に接する底面より
も広い対向する一対の面を表裏面と呼び、チャネル方向
の対向する一対の面を側面と呼ぶ。また、図1(c)で
はゲート酸化膜14の下は全てp形不純物層3としてい
るが、p形不純物層3は要求される素子のしきい値等の
素子特性によっては無くても、或いは一部の領域であっ
ても構わない。シリコン直方体50の上面の多結晶シリ
コン膜22の直下には、ゲート酸化膜14よりも厚い酸
化膜12が設けられている。図1(a)のゲート部分の
断面図から分かるように、ゲートとなる多結晶シリコン
膜22は、並列して聳立する薄い複数のシリコン直方体
50の表裏面及び上面を覆うと共に間隙も埋めるように
設けられ、更にコンタクト孔40の幅と同程度の厚いシ
リコン直方体55上でアルミニウム31からなるゲート
電極Gに接続されている。尚、厚いシリコン直方体55
を設けない場合には、酸化膜11上の多結晶シリコン膜
22に酸化膜15に設けたコンタクト孔を通して届く厚
さのアルミニウム31を用いればよい。As shown in FIG. 1, the semiconductor device of the present invention comprises a plurality of thin silicon rectangular parallelepipeds (three thin silicon rectangular parallelepipeds in this embodiment) arranged in parallel with each other with an oxide film 11 on a silicon substrate 1. ) 50 stands up. The silicon rectangular parallelepiped 50 is formed of the single crystal silicon layer 2 shown in the method of manufacturing a semiconductor device described later. As shown in the sectional view of the gate portion in FIG. 1A and the channel direction portion of the silicon rectangular parallelepiped 50 in FIG. 1C, the polycrystalline silicon film 2 for gates on the front and back surfaces of the silicon rectangular parallelepiped 50 is formed.
2, a gate oxide film 14 is provided immediately below 2, and the single crystal silicon layer below the gate oxide film 14 is a channel region.
In this embodiment, the p-type impurity layer 3 is provided. Here, a pair of facing surfaces wider than the bottom surface of the silicon rectangular parallelepiped 50 in contact with the oxide film 11 are called front and back surfaces, and a pair of facing surfaces in the channel direction are called side surfaces. Further, in FIG. 1C, the p-type impurity layer 3 is all under the gate oxide film 14, but the p-type impurity layer 3 may be omitted depending on the required device characteristics such as threshold value of the device, or It may be part of the area. Immediately below the polycrystalline silicon film 22 on the upper surface of the silicon rectangular parallelepiped 50, an oxide film 12 thicker than the gate oxide film 14 is provided. As can be seen from the cross-sectional view of the gate portion of FIG. 1A, the polycrystalline silicon film 22 serving as the gate covers the front and back surfaces and the top surfaces of the plurality of thin silicon rectangular parallelepipeds 50 standing in parallel, and also fills the gap. It is provided and further connected to the gate electrode G made of aluminum 31 on the silicon rectangular parallelepiped 55 which is as thick as the width of the contact hole 40. In addition, a thick silicon rectangular parallelepiped 55
In the case where the above is not provided, aluminum 31 having a thickness that can reach the polycrystalline silicon film 22 on the oxide film 11 through the contact hole provided in the oxide film 15 may be used.
【0028】図1(b)のソース電極S部分の断面図及
び同図(c)の断面図に示したように、シリコン直方体
50にはソース・ドレイン領域にn形拡散層4が設けら
れ、シリコン直方体50の両側面はそれぞれソース引出
し用とドレイン引出し用の高濃度にドープされた多結晶
シリコン膜21と接続されると共にソース同士及びドレ
イン同士を並列接続している。この多結晶シリコン膜2
1は酸化膜15に設けたコンタクト孔40を通してアル
ミニウム31からなるソース電極S及びドレイン電極D
にそれぞれ接続されている。また、ゲート用の多結晶シ
リコン膜22とソース及びドレイン引出し用の多結晶シ
リコン膜21とは、酸化膜13を介して絶縁されてい
る。並列するシリコン直方体50の両側面付近の間隙
は、ソース取り出し用及びドレイン取り出し用の多結晶
シリコン膜21でそれぞれ埋め込まれた構造となってい
ると共に並列配置されたシリコン直方体のそれぞれのソ
ース同士及びドレイン同士が並列接続されている。As shown in the sectional view of the source electrode S portion of FIG. 1B and the sectional view of FIG. 1C, the silicon rectangular parallelepiped 50 is provided with the n-type diffusion layers 4 in the source / drain regions. Both side surfaces of the silicon rectangular parallelepiped 50 are connected to the heavily doped polycrystalline silicon film 21 for source extraction and drain extraction, and the sources and drains are connected in parallel. This polycrystalline silicon film 2
Reference numeral 1 denotes a source electrode S and a drain electrode D made of aluminum 31 through a contact hole 40 provided in the oxide film 15.
Respectively connected to. Further, the polycrystalline silicon film 22 for the gate and the polycrystalline silicon film 21 for leading out the source and the drain are insulated via the oxide film 13. The gaps in the vicinity of both side surfaces of the silicon rectangular parallelepipeds 50 arranged in parallel are each filled with the polycrystalline silicon films 21 for source extraction and drain extraction, and the sources and drains of the silicon rectangular parallelepipeds are arranged in parallel. They are connected in parallel.
【0029】このような構造を有する図1及び図2で示
した本実施例の半導体装置は、チャネルとなるシリコン
層を聳立した直方体に加工しこれを並列に配置している
ため、占有ゲート幅当たりの実効ゲート幅の割合が大き
く微細化が容易であること、後述するようにダブルゲー
トは1回のホトエッチング工程で形成することができる
ため、工程が簡単であること、及び加工精度が高く高性
能であることなどの利点を有している。In the semiconductor device of this embodiment shown in FIGS. 1 and 2 having such a structure, since the silicon layer which becomes the channel is processed into a rectangular parallelepiped and arranged in parallel, the occupied gate width is The ratio of the effective gate width per hit is large, and miniaturization is easy. Since the double gate can be formed by one photoetching process as described later, the process is simple and the processing accuracy is high. It has advantages such as high performance.
【0030】また、本構造の半導体装置において、シリ
コン直方体50の表裏面間の厚さを実効ゲート長の1/
2程度に設定すれば、チャネル領域を表裏面間で挟むダ
ブルゲートにより容易にチャネル領域を完全に空乏化で
きるので、短チャネル化しても、ソース・ドレイン間の
パンチスルーを抑制でき、短チャネル効果を除去でき
る。従って、従来、この短チャネル効果を抑制するため
に設けていたチャネル領域への高不純物濃度の導入が不
要となるので、チャネル領域の不純物濃度を低減でき、
電流駆動能力が向上する利点もある。In the semiconductor device of this structure, the thickness between the front and back surfaces of the silicon rectangular parallelepiped 50 is 1 / the effective gate length.
If set to about 2, the channel region can be easily completely depleted by the double gate that sandwiches the channel region between the front and back surfaces. Therefore, even if the channel is shortened, punch-through between the source and drain can be suppressed, and the short channel effect can be achieved. Can be removed. Therefore, it is not necessary to introduce a high impurity concentration into the channel region, which has been conventionally provided to suppress the short channel effect, so that the impurity concentration in the channel region can be reduced.
There is also an advantage that the current driving capability is improved.
【0031】以下、図1に示した本発明に係る半導体装
置の製造方法の一例を図9〜図14を用いて、それぞれ
下記の(1)〜(6)において順に説明する。ここで、図9
〜図14は、本実施例による半導体装置の製造工程を順
に示した断面構造であり、図1の断面構造となる前まで
の構造を示している。An example of the method of manufacturing the semiconductor device according to the present invention shown in FIG. 1 will be described below in order in (1) to (6) below with reference to FIGS. Here, FIG.
14 to 14 are sectional views sequentially showing the manufacturing process of the semiconductor device according to the present embodiment, which show the structure before the sectional structure of FIG.
【0032】(1) 図9を参照して;始めに周知のSO
I技術を用いて、シリコン基板1上に酸化膜11と、こ
の上に単結晶シリコン層2を備えたSOI基板を形成す
る。すなわち、支持基板となるシリコン基板1および素
子側基板となる単結晶シリコン基板の2枚の基板上にそ
れぞれ酸化膜を熱酸化或いはCVD法等を用いて形成
し、それぞれ或いはいずれか一方の酸化膜表面を研削・
研磨して平坦にした後、表面を清浄にして酸化膜同士を
対向させ、熱圧着することにより酸化膜同士が一体化し
て酸化膜11となり、シリコン基板1と素子側基板が酸
化膜11を介して接着する。素子側基板を研削・研磨し
て所要厚さの単結晶シリコン層2とすることにより、S
OI基板が形成される。このようにして形成されたSO
I基板上に、酸化膜12をCVD法により堆積し、シリ
コン基板1、酸化膜11、単結晶シリコン層2、及び酸
化膜12の4層が順次積層された積層基板を形成する。
その際、これ以後の製造工程における異方性ドライエッ
チングにより、後にソース・ドレインとなる単結晶シリ
コン層2の変形が生じるのを防止するために、最上層の
酸化膜12の膜厚を十分に厚く形成する。例えば、単結
晶シリコン層2の厚さが500nm程度であれば、酸化
膜12の膜厚は少なくとも100nm程度とするのが望
ましい。(1) Referring to FIG. 9;
Using the I technique, an SOI substrate having an oxide film 11 on a silicon substrate 1 and a single crystal silicon layer 2 thereon is formed. That is, an oxide film is formed on each of two substrates, that is, a silicon substrate 1 serving as a supporting substrate and a single crystal silicon substrate serving as an element-side substrate, by thermal oxidation, a CVD method, or the like. Grind the surface
After polishing and flattening, the surfaces are cleaned and the oxide films are opposed to each other, and thermocompression bonding is performed to integrate the oxide films into the oxide film 11, and the silicon substrate 1 and the element-side substrate interpose the oxide film 11 therebetween. And glue. By grinding and polishing the element side substrate to form the single crystal silicon layer 2 having a required thickness, S
An OI substrate is formed. SO formed in this way
An oxide film 12 is deposited on the I substrate by a CVD method to form a laminated substrate in which four layers of a silicon substrate 1, an oxide film 11, a single crystal silicon layer 2 and an oxide film 12 are sequentially laminated.
At that time, in order to prevent the deformation of the single crystal silicon layer 2 which will later become the source / drain due to anisotropic dry etching in the subsequent manufacturing process, the film thickness of the uppermost oxide film 12 should be sufficient. Form thick. For example, if the thickness of the single crystal silicon layer 2 is about 500 nm, it is desirable that the film thickness of the oxide film 12 is at least about 100 nm.
【0033】(2) 図10を参照して;次に、ホトエッ
チング技術を用いて、ホトレジストのパターンを形成後
このホトレジストパターンをマスクに酸化膜12を先ず
異方性ドライエッチングし、更にこのホトレジスト付き
の酸化膜12をマスクにシリコンがエッチングしやすい
条件に変えて異方性ドライエッチングを行い、単結晶シ
リコン層2をパターニングして、例えば表裏面間の厚さ
が50nm程度の薄いシリコン直方体50が並列した構
造および後でゲート電極Gとの接続部となる厚いシリコ
ン直方体55を形成する。尚、この時、酸化膜11の表
面も若干エッチングしてシリコン直方体50,55の下
面が完全に隣接するシリコン直方体と分離されるように
している。勿論、隣接するシリコン直方体間でシリコン
残渣などによるリークや短絡などの素子特性への影響が
なければ、酸化膜11の表面に合わせてジャストエッチ
ングしても良い。この後、イオン打ち込み技術を用いて
単結晶シリコン層2へ硼素を注入し、続いて例えば、8
00〜900℃,60分程度の熱処理を施し、後にチャ
ネル領域となるp形不純物層3を形成する。このとき、
酸化膜12と単結晶シリコン層2のパターニングの後に
基板表面を酸化し、この酸化膜厚分だけ表面の酸化膜を
除去することにより、更に微細な、例えば前述したよう
にシリコン直方体50の表裏面間の厚さが実効ゲート長
の1/2程度に薄くして短チャネルを形成できるように
しても良い。次にゲート酸化を行い、例えば、膜厚5n
mのゲート酸化膜14を形成する。この時、表裏面に等
しい厚さのゲート酸化膜が形成できるので、従来例のよ
うなフロントゲートとバックゲートのゲート酸化膜厚が
異なり、特性がばらつくことはない。(2) Referring to FIG. 10, next, using a photoresist etching technique, after forming a photoresist pattern, the oxide film 12 is first subjected to anisotropic dry etching using this photoresist pattern as a mask, and then the photoresist is further etched. Using the attached oxide film 12 as a mask, anisotropic dry etching is performed by changing the conditions so that silicon can be easily etched, and the single crystal silicon layer 2 is patterned, for example, a thin silicon rectangular parallelepiped 50 having a thickness between the front and back surfaces of about 50 nm. And a thick silicon rectangular parallelepiped 55 to be a connection portion with the gate electrode G later is formed. At this time, the surface of the oxide film 11 is also slightly etched so that the lower surfaces of the silicon cuboids 50 and 55 are completely separated from the adjacent silicon cuboids. Of course, just etching may be performed in accordance with the surface of the oxide film 11 as long as there is no effect on the device characteristics such as leakage or short circuit due to silicon residues between adjacent silicon rectangular parallelepipeds. After that, boron is implanted into the single crystal silicon layer 2 using an ion implantation technique, and then, for example, 8
A heat treatment is performed at 00 to 900 ° C. for about 60 minutes to form a p-type impurity layer 3 which will later become a channel region. At this time,
After patterning the oxide film 12 and the single crystal silicon layer 2, the surface of the substrate is oxidized, and the oxide film on the surface is removed by an amount corresponding to the thickness of the oxide film. The thickness of the gap may be reduced to about 1/2 of the effective gate length so that a short channel can be formed. Next, gate oxidation is performed, and for example, the film thickness is 5n.
m gate oxide film 14 is formed. At this time, since the gate oxide films having the same thickness can be formed on the front and back surfaces, the gate oxide film thicknesses of the front gate and the back gate are different from each other as in the conventional example, and the characteristics do not vary.
【0034】この様に、本発明のダブルゲートSOI構
造のMOSFETは、単結晶シリコン層2を異方性ドラ
イエッチングを用いて直方体に加工して上面に酸化膜1
2を有するシリコン直方体50を形成し、このシリコン
直方体50の一部をチャネル領域として使用する。この
ため、このチャネル領域の、基板に垂直方向の寸法とチ
ャネル領域間の繰返し間隔を変化することにより、実効
的なゲート幅を変化させることができ、トランジスタの
微細化並びに高性能化が可能となる。更に、電流駆動能
力等の素子特性を向上させるために、従来のようにSO
I基板の上側の単結晶シリコン層の厚さを極端に薄くす
る必要が無い。従って、高価な超薄膜SOI基板を用い
る必要が無くなり、製造価格の上昇を回避することがで
きる。As described above, in the MOSFET of the double gate SOI structure of the present invention, the single crystal silicon layer 2 is processed into a rectangular parallelepiped by using anisotropic dry etching, and the oxide film 1 is formed on the upper surface.
A silicon rectangular parallelepiped 50 having 2 is formed, and a part of this silicon rectangular parallelepiped 50 is used as a channel region. Therefore, the effective gate width can be changed by changing the dimension of the channel region in the direction perpendicular to the substrate and the repeating interval between the channel regions, which enables miniaturization and higher performance of the transistor. Become. Furthermore, in order to improve element characteristics such as current drive capability, SO
It is not necessary to extremely reduce the thickness of the single crystal silicon layer on the upper side of the I substrate. Therefore, it is not necessary to use an expensive ultra-thin film SOI substrate, and an increase in manufacturing cost can be avoided.
【0035】(3) 図11を参照して;次に、基板表面
に1020cm-3以上の高濃度のn形不純物を含む多結晶
シリコン膜22を、CVD法により、同図(a)に示す
ように断面が櫛の歯状に並んで見えるシリコン直方体5
0間の間隙が埋る程度の厚さ、すなわち少なくとも並列
するシリコン直方体50間の間隔の1/2の厚さとなる
ように堆積する。この後、周知のホトエッチング技術を
用いて、同図(a),(c)に示したようにゲートとな
る部分を残す様に多結晶シリコン膜22をパターニング
する。ゲートとなる部分の多結晶シリコン膜22は、シ
リコン直方体50の表裏面の一部のチャネル領域となる
部分にゲート酸化膜14を介し、シリコン直方体50の
上面では酸化膜12を介して覆うと共に、厚いシリコン
直方体55の部分まで延在して形成される。なお、高濃
度のn形不純物を含む多結晶シリコン膜22を堆積する
代わりに、低不純物濃度の多結晶シリコン膜を堆積後、
イオン打ち込みにより不純物注入を行って高不純物濃度
の多結晶シリコン膜にしても良いし、或いはタングステ
ン等の金属材料を用いても良い。この様に、ゲートの加
工を1回のホトエッチング工程で行うため、従来例で述
べたようなチャネル領域を挟んで対向するダブルゲート
の位置合わせずれの問題が生じることは無く、寄生容量
やトランジスタ特性のばらつきが低減できる。更に、製
造工程数が通常のシングルゲートのMOS型トランジス
タと同等となり、製造価格の上昇を回避することができ
る。(3) Referring to FIG. 11, next, a polycrystalline silicon film 22 containing a high concentration of 10 20 cm −3 or more of n-type impurities is formed on the surface of the substrate by the CVD method (a). Silicon rectangular parallelepiped 5 whose cross section looks like comb teeth as shown in
It is deposited so that the gap between 0s is filled, that is, at least ½ of the gap between the silicon rectangular parallelepipeds 50 arranged in parallel. Thereafter, the well-known photo-etching technique is used to pattern the polycrystalline silicon film 22 so as to leave a portion to be a gate as shown in FIGS. The polycrystalline silicon film 22 of the portion to be the gate is covered with the gate oxide film 14 at a portion of the front and back surfaces of the silicon rectangular parallelepiped 50 which is to be the channel region, and is covered on the upper surface of the silicon rectangular parallelepiped 50 via the oxide film 12. It is formed so as to extend to the portion of the thick silicon rectangular parallelepiped 55. Note that instead of depositing the polycrystalline silicon film 22 containing a high concentration of n-type impurities, after depositing a polycrystalline silicon film of a low impurity concentration,
Impurities may be implanted by ion implantation to form a polycrystalline silicon film having a high impurity concentration, or a metal material such as tungsten may be used. In this way, since the gate is processed in one photoetching step, the problem of misalignment of the double gates facing each other across the channel region as described in the conventional example does not occur, and parasitic capacitance and transistor Variations in characteristics can be reduced. Furthermore, the number of manufacturing steps becomes equal to that of a normal single-gate MOS transistor, and an increase in manufacturing cost can be avoided.
【0036】(4) 図12を参照して;次に、シリコン
の酸化速度の不純物濃度依存性を応用して、高濃度に不
純物ドープされた多結晶シリコン22の表面を厚く酸化
し、例えば50nm程度の厚さの酸化膜13を設ける。
同時に、1017cm-3以下の低濃度に不純物ドープした
ソース・ドレイン領域となるp形不純物層3の表面が薄
く酸化される。この後、この濃度差酸化によって形成し
たソース・ドレインとなる領域の薄い酸化膜を除去す
る。(4) Referring to FIG. 12, the surface of the heavily doped polycrystalline silicon 22 is thickly oxidized by applying the impurity concentration dependence of the oxidation rate of silicon to, for example, 50 nm. An oxide film 13 having a certain thickness is provided.
At the same time, the surface of the p-type impurity layer 3 that becomes the source / drain regions doped with a low concentration of 10 17 cm −3 or less is thinly oxidized. After that, the thin oxide film in the regions to be the source / drain formed by this concentration difference oxidation is removed.
【0037】(5) 図13を参照して;次に、基板表面
に高濃度のn形不純物を含む多結晶シリコン膜21をC
VD法により堆積する。この時の厚さはゲート用の多結
晶シリコン膜22を堆積したときと同様に、シリコン直
方体50間の間隙が同図(b)に示すように多結晶シリ
コン膜21で埋め込まれるように少なくともシリコン直
方体50間の間隙の1/2の厚さに堆積する。次に、ソ
ース・ドレインを形成する領域となる部分のp形不純物
層3を覆うように、多結晶シリコン膜21を異方性ドラ
イエッチングを用いてパターニングする。なお、高濃度
のn形不純物を含む多結晶シリコン膜21を堆積する代
わりに、低不純物濃度の多結晶シリコン膜を堆積後、イ
オン打ち込みにより不純物注入を行って高不純物濃度の
多結晶シリコン膜にしても良いし、或いはタングステン
等の金属材料を用いても良い。(5) Referring to FIG. 13, next, a polycrystalline silicon film 21 containing a high concentration of n-type impurities is formed on the surface of the substrate by C.
It is deposited by the VD method. The thickness at this time is at least silicon so that the gap between the silicon rectangular parallelepipeds 50 is filled with the polycrystalline silicon film 21 as shown in FIG. 2B, as in the case of depositing the polycrystalline silicon film 22 for the gate. The rectangular parallelepiped 50 is deposited to a thickness of ½ of the gap. Next, the polycrystalline silicon film 21 is patterned by anisotropic dry etching so as to cover the p-type impurity layer 3 in the region where the source / drain is formed. Instead of depositing the polycrystalline silicon film 21 containing a high concentration of n-type impurities, after depositing the polycrystalline silicon film of a low impurity concentration, impurity implantation is performed by ion implantation to form a polycrystalline silicon film of a high impurity concentration. Alternatively, a metal material such as tungsten may be used.
【0038】(6) 図14を参照して;この後、例えば
850℃30分程度の熱処理を施し、n形の多結晶シリ
コン膜21から不純物を拡散して同図(c)に示すよう
にチャネル領域のp形不純物層3を挟むソース・ドレイ
ンとなるn形拡散層4を形成する。次に、基板表面に酸
化膜15を設け、ホトエッチング技術を用いて所要箇所
にコンタクト孔を形成する。(6) Referring to FIG. 14, after that, for example, a heat treatment is performed at 850 ° C. for about 30 minutes to diffuse impurities from the n-type polycrystalline silicon film 21 and, as shown in FIG. An n-type diffusion layer 4 serving as a source / drain sandwiching the p-type impurity layer 3 in the channel region is formed. Next, an oxide film 15 is provided on the surface of the substrate, and a contact hole is formed at a required position by using a photo etching technique.
【0039】以上の(1)〜(6)で説明した製造工程
を経た後、アルミニウム電極を形成すれば、図1に示し
た安価で、高性能なダブルゲートSOI構造のMOSF
ETを実現することができる。If an aluminum electrode is formed after the manufacturing steps described in (1) to (6) above, a low-cost, high-performance MOSF having a double-gate SOI structure shown in FIG. 1 is formed.
ET can be realized.
【0040】<実施例2>第2の実施例について、図3
及び図4を用いて説明する。図3は本発明に係る半導体
装置の別の実施例を示すダブルゲートSOI構造のMO
SFETの要部断面構造図であり、図4はその平面構造
を模式的に示したレイアウトパターン図である。ここ
で、図3において、(a),(b),(c)は、図4中にそれ
ぞれA−A線、B−B線、C−C線で示した部分の各断
面を示したものであり、図3(d)は理解を容易にする
ために、アルミニウム31、酸化膜13,15を除き、
更に多結晶シリコン膜21,22を介してシリコン直方
体50の上面の酸化膜12が透けて見えるように便宜的
に描いた平面図である。尚、後述する図15〜図20の
図においても、(a),(b)及び(c)は図3と同じ方向の
断面構造を示す。また、図3において、実施例1の図1
で示した部分と同一の構成部分については、説明の便宜
上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、図3に示す構造のMOSFETは、ゲー
ト用多結晶シリコン膜22を介したゲート電極Gの取り
出し部の構造が相違している。<Embodiment 2> FIG. 3 shows the second embodiment.
And FIG. 4 will be described. FIG. 3 shows an MO of a double gate SOI structure showing another embodiment of the semiconductor device according to the present invention.
FIG. 4 is a cross-sectional structural view of an essential part of the SFET, and FIG. 4 is a layout pattern diagram schematically showing the planar structure thereof. Here, in FIG. 3, (a), (b), and (c) are cross-sectional views taken along line AA, BB, and CC in FIG. 4, respectively. 3 (d), in order to facilitate understanding, the aluminum 31, the oxide films 13 and 15 are removed,
It is a plan view drawn for convenience so that the oxide film 12 on the upper surface of the silicon rectangular parallelepiped 50 can be seen through the polycrystalline silicon films 21 and 22. 15A to 20 to be described later, (a), (b) and (c) show sectional structures in the same direction as FIG. Further, in FIG. 3, FIG.
For the convenience of explanation, the same components as those indicated by are denoted by the same reference numerals, and detailed description thereof will be omitted. That is, the MOSFET having the structure shown in FIG. 3 is different in the structure of the extraction portion of the gate electrode G via the polycrystalline silicon film 22 for gate.
【0041】図3(a),(c)と図1(a),(c)
とを比較すれば分かるように、ゲート用多結晶シリコン
膜22及びゲート電極Gは、並列配置のシリコン直方体
50の真上から取り出されており、図1のようにシリコ
ン直方体55まで多結晶シリコン膜22を引き回して取
り出してはいない。このような構造とすることにより、
実施例1の利点に加えて、更にゲートが断線したり高抵
抗となる心配も無くなると共に、後述するようにゲート
の加工をソース・ドレイン形成後に行うことができるた
め、更にゲート信頼性が向上し、ゲート材料を選択する
自由度も高くなるので、金属材料などを用いて低抵抗の
ゲートを形成することができる。FIGS. 3A and 3C and FIGS. 1A and 1C
As can be seen by comparing with, the polycrystalline silicon film for gate 22 and the gate electrode G are taken out from directly above the silicon rectangular parallelepiped 50 arranged in parallel, and the polycrystalline silicon film up to the silicon rectangular parallelepiped 55 as shown in FIG. 22 is not pulled out and taken out. With such a structure,
In addition to the advantages of the first embodiment, there is no concern that the gate will be broken or the resistance will become high, and the gate can be processed after the source / drain formation as described later, so that the gate reliability is further improved. Since the degree of freedom in selecting the gate material is also high, a gate having low resistance can be formed by using a metal material or the like.
【0042】以下、図3に示した本発明に係る半導体装
置の製造方法の一例を図15〜図20を用いて、それぞ
れ下記の(7)〜(12)において順に説明する。ここで、
図15〜図20は、本実施例による半導体装置の製造工
程を順に示した断面構造であり、図3の断面構造となる
前までの構造を示している。Hereinafter, an example of a method of manufacturing the semiconductor device according to the present invention shown in FIG. 3 will be described in order in the following (7) to (12) with reference to FIGS. here,
15 to 20 are sectional structures sequentially showing the manufacturing process of the semiconductor device according to the present embodiment, and show the structure before the sectional structure of FIG.
【0043】(7) 図15を参照して;始めに周知SO
I技術を用いて、シリコン基板1上に酸化膜11と、こ
の上に単結晶シリコン層2を備えたSOI基板を形成す
る。このSOI基板を形成するには、図9を参照しなが
ら実施例1の(1)において説明した方法を用いれば良
い。この後、酸化膜12をCVD法により堆積し、シリ
コン基板1、酸化膜11、単結晶シリコン層2、及び酸
化膜12の4層が順次積層された積層基板を形成する。
その際、実施例1と同様にこれ以後の製造工程における
異方性ドライエッチングにより、後にソース・ドレイン
となる単結晶シリコン層2の変形が生じるのを防止する
ために、最上層の酸化膜12の膜厚を十分に厚く形成す
る。例えば、単結晶シリコン層2の厚さが500nm程
度であれば、酸化膜12の膜厚は少なくとも100nm
程度とするのが望ましい。(7) Referring to FIG. 15;
Using the I technique, an SOI substrate having an oxide film 11 on a silicon substrate 1 and a single crystal silicon layer 2 thereon is formed. To form this SOI substrate, the method described in (1) of Example 1 with reference to FIG. 9 may be used. Then, the oxide film 12 is deposited by the CVD method to form a laminated substrate in which four layers of the silicon substrate 1, the oxide film 11, the single crystal silicon layer 2 and the oxide film 12 are sequentially laminated.
At this time, as in the first embodiment, the uppermost oxide film 12 is formed in order to prevent deformation of the single crystal silicon layer 2 which will later become the source / drain due to anisotropic dry etching in the subsequent manufacturing process. The film thickness is formed sufficiently thick. For example, if the thickness of the single crystal silicon layer 2 is about 500 nm, the thickness of the oxide film 12 is at least 100 nm.
It is desirable to set the degree.
【0044】(8) 図16を参照して;次に、ホトエッ
チング技術を用いてホトレジストパターンを形成後この
ホトレジストパターンをマスクに酸化膜12を先ず異方
性ドライエッチングし、更にこのホトレジスト付きの酸
化膜12をマスクにシリコンがエッチングしやすい条件
に変えて異方性ドライエッチングを行い、単結晶シリコ
ン層2をパターニングする。この後、イオン打ち込み技
術を用いて単結晶シリコン層2へp形不純物の硼素を注
入し、続いて例えば、800〜900℃,60分程度の
熱処理を施し、後にチャネル領域となるp形拡散層3を
形成する。ここで、基板表面を酸化し、この酸化膜厚分
だけ表面の酸化膜を除去することにより、更に微細な、
例えばシリコン直方体50の表裏面間の厚さが実効ゲー
ト長の1/2程度に薄くして短チャネルを形成できるよ
うにしても良い。(8) Referring to FIG. 16, next, a photoresist pattern is formed by using a photoresist etching technique, and then the oxide film 12 is first anisotropically dry-etched using this photoresist pattern as a mask. Using the oxide film 12 as a mask, anisotropic dry etching is performed under the condition that silicon is easily etched to pattern the single crystal silicon layer 2. After that, boron as a p-type impurity is implanted into the single crystal silicon layer 2 by using an ion implantation technique, and subsequently, a heat treatment is performed at 800 to 900 ° C. for about 60 minutes, for example, and a p-type diffusion layer to be a channel region later is formed. 3 is formed. Here, by oxidizing the surface of the substrate and removing the oxide film on the surface by the thickness of this oxide film, a finer
For example, the thickness between the front and back surfaces of the silicon rectangular parallelepiped 50 may be thinned to about 1/2 of the effective gate length so that a short channel can be formed.
【0045】(9) 図17を参照して;この後、基板表
面に1020cm-3以上の高濃度のn形不純物を含む多結
晶シリコン膜21をCVD法により堆積する。この時の
厚さは、シリコン直方体50間の間隙が同図(b)に示
すように多結晶シリコン膜21で埋め込まれるように少
なくともシリコン直方体間50の間隙の1/2の厚さに
堆積する。この後、同図(b),(c)に示したように
ソース・ドレインとなる部分を残す様に、異方性ドライ
エッチングを用いて、多結晶シリコン膜21をパターニ
ングする。(9) Referring to FIG. 17, thereafter, a polycrystalline silicon film 21 containing a high concentration of 10 20 cm −3 or more of n-type impurities is deposited on the substrate surface by the CVD method. At this time, the thickness is at least ½ of the gap between the silicon rectangular parallelepipeds 50 so that the gap between the silicon rectangular parallelepipeds 50 is filled with the polycrystalline silicon film 21 as shown in FIG. . Thereafter, as shown in FIGS. 9B and 9C, the polycrystalline silicon film 21 is patterned by anisotropic dry etching so as to leave the portions to be the source / drain.
【0046】(10) 図18を参照して;次に、シリコ
ンの酸化速度の不純物濃度依存性を応用して、例えば8
50℃,30分程度の熱処理を行い、高濃度に不純物ド
ープされた多結晶シリコン膜21の表面を厚く酸化し、
例えば、50nm程度の厚さの酸化膜13を設ける。こ
れと同時に、1017cm-3以下の低濃度に不純物ドープ
したチャネル領域となるp形不純物層3の表面が薄く酸
化される。更に、このときの熱処理により、高濃度のn
形にドープされた多結晶シリコン膜21から不純物が拡
散し、ソース・ドレインとなるn形拡散層4を形成す
る。この後、この濃度差酸化によって形成したチャネル
領域の表裏面の薄い酸化膜を除去する。次に、シリコン
直方体50のチャネル領域の表裏面を再度酸化して例え
ば、5nm厚さのゲート酸化膜14を形成する。なお、
濃度差酸化によって形成したチャネル領域の表裏面の薄
い酸化膜を、ゲート酸化膜として用いても良い。(10) Referring to FIG. 18, next, by applying the impurity concentration dependence of the oxidation rate of silicon, for example, 8
A heat treatment is performed at 50 ° C. for about 30 minutes to thickly oxidize the surface of the polycrystalline silicon film 21 that is heavily doped with impurities,
For example, the oxide film 13 having a thickness of about 50 nm is provided. At the same time, the surface of the p-type impurity layer 3 that becomes the channel region doped with a low concentration of 10 17 cm −3 or less is thinly oxidized. Further, by the heat treatment at this time, a high concentration of n
Impurities are diffused from the polycrystalline silicon film 21 that is doped in the shape of the n-type to form the n-type diffusion layer 4 serving as the source / drain. After that, the thin oxide films on the front and back surfaces of the channel region formed by this concentration difference oxidation are removed. Next, the front and back surfaces of the channel region of the silicon rectangular parallelepiped 50 are again oxidized to form the gate oxide film 14 having a thickness of 5 nm, for example. In addition,
A thin oxide film on the front and back surfaces of the channel region formed by concentration difference oxidation may be used as the gate oxide film.
【0047】(11) 図19を参照して;この後、基板
表面に1020cm-3以上の高濃度のn形不純物を含む多
結晶シリコン膜22をCVD法により堆積する。この時
の厚さはソース・ドレイン引出し電極用の多結晶シリコ
ン膜21を堆積したときと同様に、シリコン直方体50
間の間隙が同図(a)に示すように多結晶シリコン膜2
1で埋め込まれるように少なくともシリコン直方体50
間の間隙の1/2の厚さに堆積する。次に、チャネル領
域となるp形拡散層3を覆うように、多結晶シリコン膜
22を異方性ドライエッチングを用いてパターニングし
てゲートを形成する。このようにゲートの加工をソース
・ドレイン形成後に行うので、ゲート材料として高濃度
のn形不純物を含む多結晶シリコン膜22を用いて形成
する代わりに、タングステン等の低抵抗の金属材料を用
いても良い。(11) Referring to FIG. 19, thereafter, a polycrystalline silicon film 22 containing a high concentration of n-type impurities of 10 20 cm -3 or more is deposited on the substrate surface by the CVD method. The thickness at this time is similar to that when the polycrystalline silicon film 21 for the source / drain extraction electrodes is deposited, and the silicon rectangular parallelepiped 50 is used.
The gap between the polycrystalline silicon film 2 is as shown in FIG.
At least a silicon rectangular parallelepiped 50 to be embedded with 1.
Deposit to half the thickness of the gap between them. Next, the polycrystalline silicon film 22 is patterned by anisotropic dry etching so as to cover the p-type diffusion layer 3 to be the channel region, thereby forming a gate. Since the gate is processed after forming the source / drain in this way, instead of using the polycrystalline silicon film 22 containing a high concentration of n-type impurities as the gate material, a low resistance metal material such as tungsten is used. Is also good.
【0048】(12) 図20を参照して;次に、基板表
面に酸化膜15を設け、ホトエッチング技術を用いて所
要箇所にコンタクト孔を形成する。(12) Referring to FIG. 20, next, an oxide film 15 is provided on the surface of the substrate, and a contact hole is formed at a required position by using a photoetching technique.
【0049】以上の(7)〜(12)で説明した製造工
程を経た後、アルミニウム電極を形成すれば、図3に示
した安価で、トランジスタ特性のばらつきが少なく、且
つ微細で高性能なダブルゲートSOI構造のMOSFE
Tを実現することができる。If the aluminum electrode is formed after the manufacturing steps described in (7) to (12) above, a double-layered structure that is inexpensive, has little variation in transistor characteristics, and is fine and high-performance, as shown in FIG. Gate SOI structure MOSFE
T can be realized.
【0050】<実施例3>次に、第3の実施例について
図21を用いて説明する。図21は、本発明に係る半導
体装置を適用した大規模集積回路を有する高速大型計算
機の一例を示す構成図である。前述した本発明のダブル
ゲートSOI構造のMOSFETを用いることにより高
速シリコン半導体集積回路の集積度を高くできるため、
命令や演算を処理するプロセッサ500や、システム制
御装置501や、主記憶装置502などに適用して、1
辺が約10〜30mmの大きさのシリコン半導体チップ
で構成することができた。これらの命令や演算を処理す
るプロセッサ500と、システム制御装置501と、本
発明のダブルゲートSOI構造のMOSFETを用いた
高速シリコン半導体集積回路並びに化合物半導体集積回
路からなるデータ通信インタフェース503とを、同一
セラミック基板506に実装した。また、データ通信イ
ンタフェース503とデータ通信制御装置504を、同
一セラミック基板507に実装した。これらセラミック
基板506並びに507と、主記憶装置502を実装し
たセラミック基板を、大きさが約50cm程度、あるい
はそれ以下の基板に実装し、大型計算機の中央処理ユニ
ット508を構成した。この中央処理ユニット508内
データ通信や、複数の中央処理ユニット間データ通信、
あるいはデータ通信インタフェース503と入出力プロ
セッサ505を実装した基板509との間のデータの通
信は、図中の両端矢印線で示した光ファイバ510を介
して行なった。<Third Embodiment> Next, a third embodiment will be described with reference to FIG. FIG. 21 is a block diagram showing an example of a high-speed large-scale computer having a large-scale integrated circuit to which the semiconductor device according to the present invention is applied. Since the high-speed silicon semiconductor integrated circuit can be highly integrated by using the above-described MOSFET of the double gate SOI structure of the present invention,
It is applied to a processor 500 that processes instructions and operations, a system control device 501, a main storage device 502, etc.
It could be composed of a silicon semiconductor chip having a side of about 10 to 30 mm. The processor 500 for processing these instructions and operations, the system controller 501, and the data communication interface 503 composed of a high-speed silicon semiconductor integrated circuit and a compound semiconductor integrated circuit using the MOSFET of the double gate SOI structure of the present invention are the same. It was mounted on a ceramic substrate 506. Further, the data communication interface 503 and the data communication control device 504 are mounted on the same ceramic substrate 507. The ceramic substrates 506 and 507 and the ceramic substrate on which the main memory device 502 is mounted are mounted on a substrate having a size of about 50 cm or less, and a central processing unit 508 of a large-scale computer is configured. Data communication within the central processing unit 508, data communication between a plurality of central processing units,
Alternatively, data communication between the data communication interface 503 and the board 509 on which the input / output processor 505 is mounted is performed via the optical fiber 510 indicated by the double-ended arrow lines in the figure.
【0051】このように構成した大型計算機では、命令
や演算を処理するプロセッサ500や、システム制御装
置501や、主記憶装置502などのシリコン半導体集
積回路が並列で高速に動作し、また、データの通信を光
を媒体に行ったため、1秒間当たりの命令処理回数を大
幅に増加することができた。更に、シリコン半導体集積
回路に使用されているダブルゲートSOI構造の本発明
に係る半導体装置は、従来に比べて安価なSOI基板で
製造できるため、製品価格の上昇を抑えて、より高速演
算処理が可能な大型計算機を実現することができた。In the large-scale computer configured as described above, the processor 500 for processing instructions and operations, the system control unit 501, the silicon semiconductor integrated circuits such as the main storage unit 502 operate in parallel at high speed, and Since the communication is performed using light as a medium, the number of instruction processings per second can be significantly increased. Further, since the semiconductor device according to the present invention having the double gate SOI structure used in the silicon semiconductor integrated circuit can be manufactured on the SOI substrate which is cheaper than the conventional one, the increase in the product price can be suppressed and the higher speed arithmetic processing can be performed. We were able to realize a possible large-scale computer.
【0052】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されること無く、本
発明の精神を逸脱しない範囲内において種々の設計変
更、例えば、実施例ではnチャネルMOSFETについ
て説明したが導電形を変えることによりpチャネルMO
SFETとすることもできるし、並列配置の聳立したシ
リコン直方体の数や表裏面の厚さ及び高さ、不純物濃度
等の変更をなし得ることは勿論である。The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above embodiments, and various design changes are made within the scope not departing from the spirit of the present invention, for example, the embodiments. Although the n-channel MOSFET has been described, a p-channel MO can be obtained by changing the conductivity type.
Of course, the SFET can be used, and the number of upstanding silicon cuboids arranged in parallel, the thickness and height of the front and back surfaces, and the impurity concentration can be changed.
【0053】[0053]
【発明の効果】前述した実施例から明らかなように、本
発明によれば、ゲートを1回のホトエッチング工程で形
成できるため、チャネルを挟んで対向するゲートの位置
合わせずれが生じる問題が無くなり、寄生容量や特性ば
らつきの少ないダブルゲートSOI構造のMOSFET
を実現することができる。また、SOI基板のシリコン
層を異方性ドライエッチングを用いて聳立した直方体に
加工し、この一部をチャネル領域とし、この聳立した直
方体を並列に配置することにより、占有ゲート幅に対し
て実効的なゲート幅を増加したダブルゲートSOI構造
のMOSFETを得ることができる。更に、製造工程数
が通常のシングルゲートのMOSFETの製造方法と同
等であるため、製造価格の上昇を回避することができ
る。As is apparent from the above-described embodiments, according to the present invention, since the gate can be formed by one photo-etching step, there is no problem of misalignment of the gates facing each other with the channel sandwiched therebetween. , MOSFET of double gate SOI structure with less parasitic capacitance and characteristic variation
Can be realized. In addition, the silicon layer of the SOI substrate is processed into an upright rectangular parallelepiped by using anisotropic dry etching, and a part of this is used as a channel region, and the upright rectangular parallelepipeds are arranged in parallel, so that an effective gate width is achieved. It is possible to obtain a MOSFET having a double-gate SOI structure with an increased gate width. Furthermore, since the number of manufacturing steps is the same as that of a normal single-gate MOSFET manufacturing method, it is possible to avoid an increase in manufacturing cost.
【図1】本発明に係る半導体装置の一実施例を示す断面
構造図であり、(a)ゲート部分、(b)はソース部
分、(c)はチャネル部分の概略をそれぞれ示す断面図
である。FIG. 1 is a cross-sectional structural view showing an embodiment of a semiconductor device according to the present invention, wherein (a) is a gate portion, (b) is a source portion, and (c) is a cross-sectional view schematically showing a channel portion. .
【図2】図1に示した本発明に係る半導体装置の平面構
造の概略を示すレイアウトパターン図である。FIG. 2 is a layout pattern diagram showing an outline of a planar structure of the semiconductor device according to the present invention shown in FIG.
【図3】本発明に係る半導体装置の別の実施例を示す断
面構造図であり、(a)はゲート部分、(b)はソース
部分、(c)はチャネル部分の概略をそれぞれ示す断面
図であり、(d)は多結晶シリコン膜21,22と聳立
した直方体50を示す概略平面図である。3A and 3B are cross-sectional structural views showing another embodiment of the semiconductor device according to the present invention, in which FIG. 3A is a gate portion, FIG. 3B is a source portion, and FIG. And (d) is a schematic plan view showing a rectangular parallelepiped 50 that stands upright with the polycrystalline silicon films 21 and 22.
【図4】図3に示した本発明に係る半導体装置の平面構
造の概略を示すレイアウトパターン図である。FIG. 4 is a layout pattern diagram showing an outline of a planar structure of the semiconductor device according to the present invention shown in FIG.
【図5】従来のダブルゲートSOI構造のMOSFET
を示す断面構造図であり、(a)はゲート部分、(b)
はソース部分、(c)はチャネル部分の概略をそれぞれ
示す断面図である。FIG. 5 is a conventional MOSFET having a double-gate SOI structure.
FIG. 3A is a cross-sectional structure diagram showing the structure of FIG.
FIG. 3A is a cross-sectional view showing an outline of a source portion and FIG.
【図6】図5に示した従来の半導体装置の平面構造の概
略を示すレイアウトパターン図である。6 is a layout pattern diagram showing an outline of a planar structure of the conventional semiconductor device shown in FIG.
【図7】本発明に係る半導体装置における占有ゲート幅
と実効ゲート幅の関係を示す図である。FIG. 7 is a diagram showing a relationship between an occupied gate width and an effective gate width in a semiconductor device according to the present invention.
【図8】本発明に係る半導体装置におけるSOI膜厚と
実効ゲート幅の関係をチャネル繰り返し間隔をパラメー
タにして示した図である。FIG. 8 is a diagram showing a relationship between an SOI film thickness and an effective gate width in a semiconductor device according to the present invention, using a channel repetition interval as a parameter.
【図9】図1に示した半導体装置の製造方法を説明する
ための途中工程における断面構造図であり、(a)はゲ
ート部分、(b)はソース部分、(c)はチャネル部分
の概略をそれぞれ示す図である。9A and 9B are cross-sectional structural views in an intermediate step for explaining the method for manufacturing the semiconductor device shown in FIG. 1, in which (a) is a gate portion, (b) is a source portion, and (c) is a channel portion schematically. It is a figure which respectively shows.
【図10】図9に示した各部分の次の製造工程における
断面構造図である。FIG. 10 is a cross-sectional structural view in a next manufacturing process of each part illustrated in FIG.
【図11】図10に示した各部分の次の製造工程におけ
る断面構造図である。FIG. 11 is a sectional structural view in a manufacturing process subsequent to each part illustrated in FIG. 10.
【図12】図11に示した各部分の次の製造工程におけ
る断面構造図である。FIG. 12 is a cross-sectional structure diagram in a manufacturing process next to each part illustrated in FIG. 11.
【図13】図12に示した各部分の次の製造工程におけ
る断面構造図である。FIG. 13 is a cross-sectional structure diagram in a manufacturing process next to each part illustrated in FIG.
【図14】図13に示した各部分の次の製造工程におけ
る断面構造図である。FIG. 14 is a cross-sectional structure diagram in a manufacturing process next to each part illustrated in FIG.
【図15】図3に示した半導体装置の製造方法を説明す
るための途中工程における断面構造図であり、(a)は
ゲート部分、(b)はソース部分、(c)はチャネル部
分の概略をそれぞれ示す図である。15A and 15B are cross-sectional structural views in an intermediate step for explaining the method for manufacturing the semiconductor device shown in FIG. 3, in which (a) is a gate portion, (b) is a source portion, and (c) is a schematic channel portion. It is a figure which respectively shows.
【図16】図15に示した各部分の次の製造工程におけ
る断面構造図である。16 is a cross-sectional structure diagram in a manufacturing process next to each part illustrated in FIG. 15. FIG.
【図17】図16に示した各部分の次の製造工程におけ
る断面構造図である。FIG. 17 is a cross-sectional structure diagram in a manufacturing process next to each part illustrated in FIG. 16.
【図18】図17に示した各部分の次の製造工程におけ
る断面構造図である。FIG. 18 is a sectional structural view in a manufacturing process subsequent to each part shown in FIG. 17.
【図19】図18に示した各部分の次の製造工程におけ
る断面構造図である。FIG. 19 is a sectional structural view in a manufacturing process subsequent to each portion illustrated in FIG. 18.
【図20】図19に示した各部分の次の製造工程におけ
る断面構造図である。FIG. 20 is a cross-sectional structure diagram in a manufacturing process next to each part illustrated in FIG. 19.
【図21】本発明に係る半導体装置を好適に適用し得る
大型計算機の構成例を示す図である。FIG. 21 is a diagram showing a configuration example of a large-scale computer to which the semiconductor device according to the present invention can be suitably applied.
1…シリコン基板(支持基板)、 2…単結晶シリコン層(素子側基板)、 3…p形拡散層(チャネル領域、活性領域)、 4…n形拡散層(ソース・ドレイン領域)、 5…SOI層、 6…支持基板、 7…酸化膜、 10…ゲート、 11,12,13,15…二酸化シリコン膜(酸化
膜)、 14,17…ゲート酸化膜、 16,18,19…二酸化シリコン膜(酸化膜)、 21…多結晶シリコン膜、 22,23…多結晶シリコン膜(ゲート)、 31…アルミニウム、 40…コンタクト孔、 50,55…シリコン直方体、 500…プロセッサ、 501…システム制御装置、 502…主記憶装置、 503…データ通信インタフェース、 504…データ通信制御装置、 505…入出力プロセッサ、 506,507…セラミック基板、 508…中央処理ユニット、 509…入出力プロセッサ実装基板、 510…データ通信光ファイバ。1 ... Silicon substrate (supporting substrate), 2 ... Single crystal silicon layer (device-side substrate), 3 ... P-type diffusion layer (channel region, active region), 4 ... N-type diffusion layer (source / drain region), 5 ... SOI layer, 6 ... Support substrate, 7 ... Oxide film, 10 ... Gate, 11, 12, 13, 15 ... Silicon dioxide film (oxide film), 14, 17 ... Gate oxide film, 16, 18, 19 ... Silicon dioxide film (Oxide film), 21 ... Polycrystalline silicon film, 22, 23 ... Polycrystalline silicon film (gate), 31 ... Aluminum, 40 ... Contact hole, 50, 55 ... Silicon rectangular parallelepiped, 500 ... Processor, 501 ... System control device, 502 ... Main memory device, 503 ... Data communication interface, 504 ... Data communication control device, 505 ... Input / output processor, 506, 507 ... Ceramic substrate, 508 ... Central Management unit, 509 ... input-output processor mounting substrate, 510 ... communication optical fiber.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清田 幸弘 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 内野 俊 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大西 和博 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 芝 健夫 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yukihiro Kiyoda 1-280 Higashi Koikeku, Kokubunji, Tokyo Inside Central Research Laboratory, Hitachi, Ltd. (72) Inventor Shun Uchino 1-280 Higashi Koikeku, Kokubunji, Tokyo Hitachi, Ltd. Central Research Laboratory (72) Inventor Kazuhiro Onishi 1-280 Higashi Koikekubo, Kokubunji, Tokyo Hitachi Central Research Laboratory (72) Inventor Takeo Shiba 1-280 Higashi Koikeku, Kokubunji, Tokyo Hitachi Central Research Center
Claims (12)
配置した複数のシリコン直方体を有し、各シリコン直方
体の第1の絶縁膜に接する底面よりも広い表裏面とシリ
コン直方体の上面との一部を連続して覆うと共に、表裏
面とはゲ−ト絶縁膜を介し、上面とは第2の絶縁膜を介
して形成されたゲートと、各シリコン直方体の一方の側
面及びその側面近傍の表裏面から取り出されたソース引
出し電極と、他方の側面及びその側面近傍の表裏面から
取り出されたドレイン引出し電極とから構成され、更に
各隣接する同一電極同士が電気的に接続されていること
を特徴とする半導体装置。1. A silicon rectangular parallelepiped having a plurality of silicon rectangular parallelepipeds arranged in parallel on a supporting substrate with a first insulating film interposed therebetween, the front and back surfaces of each silicon rectangular parallelepiped being wider than the bottom surface in contact with the first insulating film, and the silicon rectangular parallelepiped. While covering a part of the upper surface continuously, the front and back surfaces are formed with the gate insulating film interposed therebetween, and the upper surface is formed with the second insulating film formed therebetween, one side surface of each silicon rectangular parallelepiped and its side surface. The source extraction electrode is taken out from the front and back surfaces near the side surface, and the drain extraction electrode is taken out from the other side surface and the front and back surfaces near the side surface.Each adjacent same electrode is electrically connected to each other. A semiconductor device characterized in that
厚いことを特徴とする請求項1記載の半導体装置。2. The semiconductor device according to claim 1, wherein the second insulating film is thicker than the gate insulating film.
体の間の一部に電極材料が埋め込まれて成る請求項1ま
たは請求項2に記載の半導体装置。3. The semiconductor device according to claim 1, wherein an electrode material is embedded in a part between adjacent silicon rectangular parallelepipeds arranged in parallel.
体の表裏面間の厚さが、実効ゲート長の1/2より薄い
ことを特徴とする請求項1〜3のいずれか1項に記載の
半導体装置。4. The thickness between the front and back surfaces of adjacent silicon rectangular parallelepipeds arranged in parallel is less than ½ of the effective gate length. Semiconductor device.
の第1の半導体層、第2の絶縁膜を順次積層した状態に
形成する工程と、該第2の絶縁膜と第1の半導体膜との
多層膜を聳立した直方体にパターニングし、トランジス
タの活性領域を形成する工程と、該活性領域にゲート絶
縁膜を形成後に直方体を覆うように高不純物濃度の第1
の多結晶シリコン膜を堆積する工程と、該第1の多結晶
シリコン膜を所望形状にパターニングしてゲートを形成
する工程と、濃度差酸化により第1の多結晶シリコン膜
の表面に厚い絶縁膜を形成すると共にソース・ドレイン
となる低不純物濃度の第1の半導体層表面に薄い絶縁膜
を形成する工程と、ソース・ドレイン領域の前記薄い絶
縁膜を除去する工程と、高不純物濃度の第2の多結晶シ
リコン膜を堆積する工程と、該第2の多結晶シリコン膜
を所望形状にパターニングしてソース・ドレイン引出し
電極を形成する工程とから成ることを特徴とする半導体
装置の製造方法。5. A step of sequentially forming a first insulating film, a low-impurity-concentration first semiconductor layer, and a second insulating film on a supporting substrate, and the second insulating film and the first insulating film. Patterning the multi-layered film with the semiconductor film into an upright rectangular parallelepiped to form an active region of the transistor, and forming a gate insulating film in the active region to cover the rectangular parallelepiped.
A step of depositing a polycrystalline silicon film of 1), a step of patterning the first polycrystalline silicon film into a desired shape to form a gate, and a thick insulating film on the surface of the first polycrystalline silicon film by concentration difference oxidation. Forming a thin insulating film on the surface of the first semiconductor layer having a low impurity concentration that serves as a source / drain; removing the thin insulating film in the source / drain region; And a step of forming the source / drain lead-out electrodes by patterning the second polycrystalline silicon film into a desired shape.
シリコン膜を堆積する少なくともいずれかの工程の代わ
りに、低不純物濃度の多結晶シリコン膜を堆積する工程
と、該多結晶シリコン膜に不純物をドープして高濃度に
する工程とが付加されて成る請求項5記載の半導体装置
の製造方法。6. A step of depositing a polycrystalline silicon film having a low impurity concentration, in place of at least one of the steps of depositing the first and second polycrystalline silicon films having a high impurity concentration, and the polycrystalline silicon. The method of manufacturing a semiconductor device according to claim 5, further comprising a step of doping the film with impurities to increase the concentration.
度の第1の半導体層、第2の絶縁膜を順次積層した状態
に形成する工程と、第2の絶縁膜と第1の半導体層の多
層膜を聳立した直方体にパターニングし、トランジスタ
の活性領域を形成する工程と、該直方体の多層膜を覆う
ように高不純物濃度の第1の多結晶シリコン膜を堆積す
る工程と、該第1の多結晶シリコン膜を所望形状にパタ
ーニングしてソース・ドレイン引出し電極を形成する工
程と、濃度差酸化により第1の多結晶シリコン膜の表面
に厚い絶縁膜を形成すると共に低不純物濃度の第1の半
導体層表面に薄い絶縁膜を形成する工程と、該薄い絶縁
膜を覆うようにゲートを形成する工程とから成ることを
特徴とする半導体装置の製造方法。7. A step of sequentially forming a first insulating film, a first semiconductor layer having a low impurity concentration, and a second insulating film on a support substrate, the second insulating film and the first insulating film. Patterning the multilayer film of the semiconductor layer into an upright rectangular parallelepiped to form an active region of a transistor, and depositing a first polycrystalline silicon film having a high impurity concentration so as to cover the rectangular parallelepiped multilayer film, Patterning the first polycrystalline silicon film into a desired shape to form source / drain lead-out electrodes; forming a thick insulating film on the surface of the first polycrystalline silicon film by concentration difference oxidation; And a step of forming a gate so as to cover the thin insulating film, and a step of forming a thin insulating film on the surface of the first semiconductor layer.
体層表面に形成された前記薄い絶縁膜を除去する工程
と、再度ゲート酸化する工程とを更に付加して成る請求
項7記載の半導体装置の製造方法。8. The method according to claim 7, further comprising a step of removing the thin insulating film formed on the surface of the first semiconductor layer having a low impurity concentration after the concentration difference oxidation and a step of performing gate oxidation again. Manufacturing method of semiconductor device.
膜を堆積する工程の代わりに、低不純物濃度の多結晶シ
リコン膜を堆積する工程と、該多結晶シリコンに不純物
をドープして高濃度にする工程とが付加されて成る請求
項7又は請求項8に記載の半導体装置の製造方法。9. A step of depositing a polycrystalline silicon film having a low impurity concentration instead of the step of depositing the first polycrystalline silicon film having a high impurity concentration; 9. The method for manufacturing a semiconductor device according to claim 7, further comprising a step of increasing the concentration.
多層膜を聳立した直方体にパターニングした後に酸化し
て、第1の半導体層表面に絶縁膜を形成する工程と、こ
の絶縁膜及びこの膜厚分の基板表面の絶縁膜を除去する
工程とを更に付加して成る請求項5〜9のいずれか1項
に記載の半導体装置の製造方法。10. A step of forming an insulating film on the surface of the first semiconductor layer by patterning a multilayer film of the second insulating film and the first semiconductor film into a standing rectangular parallelepiped and then oxidizing the same, and the insulating step. The method for manufacturing a semiconductor device according to claim 5, further comprising a step of removing the film and the insulating film on the surface of the substrate corresponding to the film thickness.
導体装置を備えることを特徴とする大規模集積回路。11. A large scale integrated circuit comprising the semiconductor device according to claim 1. Description:
ることを特徴とする高速大型計算機。12. A high-speed large-scale computer comprising the large-scale integrated circuit according to claim 11.
Priority Applications (1)
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---|---|---|---|
JP6324607A JPH08181323A (en) | 1994-12-27 | 1994-12-27 | Semiconductor device and its manufacture |
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Publications (1)
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ID=18167712
Family Applications (1)
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Country | Link |
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