JP3340177B2 - Field-effect transistor - Google Patents

Field-effect transistor

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JP3340177B2
JP3340177B2 JP07911493A JP7911493A JP3340177B2 JP 3340177 B2 JP3340177 B2 JP 3340177B2 JP 07911493 A JP07911493 A JP 07911493A JP 7911493 A JP7911493 A JP 7911493A JP 3340177 B2 JP3340177 B2 JP 3340177B2
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分b野】本発明は、半導体素子に係り、 This invention min b fields of INDUSTRIAL relates to a semiconductor device,
特にSOI基板に形成した電界効果型トランジスタに関する。 Particularly to a field effect transistor formed on the SOI substrate.

【0002】 [0002]

【従来の技術】近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、1チップ上に集積化して形成した集積回路(IC)が多用されている。 In recent years, the important part of the computer and communication devices, tie a number of transistors and resistors or the like to achieve electrical circuit, an integrated circuit formed by integrating on a single chip (IC) are widely used ing. LSI単体の性能向上は、例えば、集積度を高め、高速化を図ることにより実現できる。 Improvement in performance of LSI alone, for example, increase the degree of integration can be realized by increasing the speed.

【0003】図57は、高速動化に有利な構造として知られている従来のMOSFETの構造を示す素子断面図である。 [0003] Figure 57 is an element cross-sectional view showing the structure of a conventional MOSFET known as an advantageous structure to high speed if.

【0004】図中、801はシリコン支持基体を示しており、このシリコン支持基体801上にはシリコン酸化膜802を介して単結晶のシリコン層800が設けられており、このシリコン層800およびシリコン酸化膜8 [0004] In the figure, 801 shows a silicon support substrate, this on the silicon supporting substrate 801 is a silicon layer 800 is formed of a single crystal through the silicon oxide film 802, the silicon layer 800 and silicon oxide film 8
02によってSOI基板が形成されている。 SOI substrate is formed by 02.

【0005】シリコン層800の表面にはp型拡散層8 [0005] The surface of the silicon layer 800 p-type diffusion layer 8
03が選択的に形成され、このp型拡散層803の表面には高不純物濃度のn +型拡散層804が選択的に形成されている。 03 is selectively formed, n + -type diffusion layer 804 having a high impurity concentration are selectively formed on the surface of the p-type diffusion layer 803. このn +型拡散層804の表面の一部からp型拡散層803の表面にかけてはn型ドレイン拡散層805が形成され、更に、p型拡散層803の表面にはn型ドレイン拡散層805とは別にn +型ソース拡散層806が選択的に形成されている。 The n + -type diffusion layer n-type drain diffusion layer 805 from the portion of the surface of 804 over the surface of the p-type diffusion layer 803 is formed, further, on the surface of the p-type diffusion layer 803 and the n-type drain diffusion layer 805 separately n + -type source diffusion layer 806 is selectively formed.

【0006】また、n型ドレイン拡散層805とn +型ソース拡散層806との間のp型拡散層803上にはゲート絶縁膜810を介してゲート電極808が配設され、更に、p型拡散層803上には、n +型拡散層80 [0006] The gate electrode 808 is disposed through a gate insulating film 810 on the p-type diffusion layer 803 between the n-type drain diffusion layer 805 and the n + -type source diffusion layer 806, further, the p-type on the diffusion layer 803, n + -type diffusion layer 80
4を介してn型ドレイン拡散層805にコンタクトするドレイン電極809、n +型ソース拡散層806にコンタクトするソース電極807が配設されている。 A source electrode 807 to contact the drain electrode 809, n + -type source diffusion layer 806 to contact the n-type drain diffusion layer 805 is disposed through 4.

【0007】このように構成されたMOSFETは、通常のMOSFETに比べて寄生容量が小さいので高速動作が可能となる。 [0007] The thus-configured MOSFET, since parasitic capacitance is small high-speed operation becomes possible as compared with the conventional MOSFET.

【0008】ところで、この種のMOSFETの最大動作周波数は、素子内の容量、特に出力容量によって制限される。 By the way, the maximum operating frequency of this type of MOSFET is the capacitance of the element is limited by the particular output capacitance. 出力容量を小さくするには、シリコン層800 To reduce the output capacitance, the silicon layer 800
を薄くすれば良い。 The should be thin. これは出力容量のうちpn接合容量の占める割合が大きいからである。 This is because a large proportion of the pn junction capacitance of the output capacitor.

【0009】しかしながら、シリコン層800の薄膜化が進むと、n +型ソース拡散層806とシリコン酸化膜802との間の距離が小さくなるため、ゲート電極80 However, the thinning of the silicon layer 800 progresses, the distance between the n + -type source diffusion layer 806 and the silicon oxide film 802 is reduced, the gate electrode 80
8の下部のチャネル領域とソース電極807と間の抵抗が大きくなる。 8 resistance between the lower portion of the channel region and the source electrode 807 becomes large.

【0010】そして、シリコン層800の薄膜化が更に進むと、最終的にはn +型ソース拡散層806とシリコン酸化膜802とが接触し、上記チャネル領域とソース電極807との電気的接続が断たれ、上記チャネル領域の電位が浮いてしまう結果、正常な素子動作が不可能となる。 [0010] When the thinning of the silicon layer 800 further proceeds, and eventually in contact with n + -type source diffusion layer 806 and the silicon oxide film 802, the electrical connection between the channel region and the source electrode 807 broken is a result floats the potential of the channel region, it becomes impossible normal device operation.

【0011】 [0011]

【発明が解決しようとする課題】上述の如く、従来のS The object of the invention is to be Solved As described above, the conventional S
OI基板に形成されたMOSFETにあっては、その最大動作周波数を高くするためにSOI基板のシリコン層を薄くすると、チャネル領域とソース電極との間の抵抗が大きくなり、最悪の場合にはチャネル領域の電位が浮いて正常な素子動作が不可能になるという問題があった。 In the MOSFET formed on the OI substrate and thinning the silicon layer of the SOI substrate in order to increase the maximum operating frequency, the resistance between the channel region and the source electrode increases, in the worst case channel there is a problem that floats potential region becomes impossible normal device operation.

【0012】本発明は、上記事情を考慮してなされたもので、その目的とするところは、SOI基板のシリコン層の薄膜化が進んでも、チャネル領域の異常電位に起因する素子動作不良を防止し得るSOI基板に形成された電界効果型トランジスタを提供することにある。 [0012] The present invention has been made in view of these circumstances, it is an object also progressed thinning of the silicon layer of the SOI substrate, preventing the device operation failure caused by abnormal electric potential of the channel region It is to provide a field effect transistor formed on the SOI substrate that can be.

【0013】 [0013]

【課題を解決するための手段】上記の目的を達成するために、本発明の電界効果型トランジスタは、絶縁膜上に形成された素子形成用半導体層と、この素子形成用半導体層の表面に選択的に形成された第1の第1導電型半導体層と、この第1の第1導電型半導体層の表面に選択的に形成された第1の第2導電型半導体層と、この第1の第2導電型半導体層に設けられた第1の主電極と、前記第1の第1導電型半導体層の表面に選択的に形成された第2の第2導電型半導体層と、この第2の第2導電型半導体層に設けられた第2の主電極と、前記第2の第2導電型半導体層と前記第1の第2導電型半導体層との間の前記第1の第1導電型半導体層上に絶縁膜を介して設けられた制御用電極と、前記素子形成用半導体層の表面に選択的に形成され To achieve the above object, according to the Invention The field effect transistor of the present invention, an element forming a semiconductor layer formed on the insulating film, the surface of the element forming the semiconductor layer first a first conductivity type semiconductor layer which is selectively formed, with the first of the first of the second conductivity type semiconductor layer which is selectively formed on the surface of the first conductive type semiconductor layer, the first first main electrode, a second second conductivity type semiconductor layer which is selectively formed on the first surface of the first conductive type semiconductor layer provided on the second conductive type semiconductor layer, the first a second main electrode provided on the second conductive type semiconductor layer 2, first the first between the second second-conductivity type semiconductor layer and the first second-conductivity type semiconductor layer a control electrode provided in conductive type semiconductor layer through the insulating film is selectively formed on the surface of the element forming the semiconductor layer 且つ前記第2の主電極および前記第1の第1導電型半導体層に接する第2の第1導電型半導体層とを備えたことを特徴とする。 And is characterized in that a second main electrode and the second first-conductivity-type semiconductor layer in contact with the first first-conductivity type semiconductor layer.

【0014】 [0014]

【作用】本発明の電界効果型トランジスタでは、SOI [Action] In the field effect transistor of the present invention, SOI
基板に形成された従来の電界効果型トランジスタには無い第2の第1導電型半導体層を介して、第2の主電極と制御用電極の下部の第1の第1導電型半導体層(以下、 The conventional field effect transistor formed on a substrate through a free second semiconductor layer of the first conductivity type, a first semiconductor layer of the first conductivity type in the lower part of the second main electrode and a control electrode (hereinafter ,
チャネル領域という)とが繋がっている。 That the channel region) and are connected.

【0015】このため、素子形成用半導体層と絶縁基体とが接するまで素子形成用半導体層の薄膜化が進んで、 [0015] Therefore, progressed thinner element forming the semiconductor layer to contact and the the insulating base element forming the semiconductor layer,
たとえチャネル領域と第2の第2導電型半導体層とが電気的に分離したとしても、チャネル領域が第2の第1導電型半導体層を介して第2の主電極に接続しているので、チャネル領域の電位が浮くことはない。 Even if the channel region and the second second-conductivity-type semiconductor layer is electrically separated, since the channel region is connected to the second main electrode through the second semiconductor layer of the first conductivity type, not that the potential of the channel region is floating.

【0016】したがって、本発明の電界効果型トランジスタによれば、素子形成用半導体層の薄膜化を強く進めても、チャネル領域の異常電位に起因する素子動作不良は発生しない。 [0016] Thus, according to the field-effect transistor of the present invention, it is advanced strongly thinning of the element forming the semiconductor layer, device malfunction caused by abnormal electric potential of the channel region does not occur.

【0017】 [0017]

【実施例】以下、図面を参照しながら実施例を説明する。 EXAMPLES Hereinafter, the embodiment will be described with reference to the accompanying drawings.

【0018】図1は、本発明の一実施例に係る高周波用のMOSFETの構造を示す図であり、同図(a)は平面図、同図(b)は同図(a)のMOSFETのB−B [0018] Figure 1 is a diagram showing a structure of a MOSFET for high frequency according to one embodiment of the present invention, FIG. (A) is a plan view, and (b) shows the MOSFET of FIG. (A) B-B
´断面図である。 'It is a cross-sectional view.

【0019】図中、1はシリコン支持基体を示しており、このシリコン支持基体1上にはシリコン酸化膜2 [0019] figure, 1 is a silicon substrate shows a substrate, the silicon supporting substrate 1 a silicon oxide film 2 on
(絶縁基体)が形成されている。 (Insulating base) are formed. このシリコン酸化膜2 This silicon oxide film 2
上にはシリコン層17が形成されており、このシリコン層17にはシリコン酸化膜2に達するp型拡散層5(第1の第1導電型半導体層)が選択的に形成され、このp The upper is formed with a silicon layer 17, p-type diffusion layer 5 (the first first-conductivity type semiconductor layer) reaching the silicon oxide film 2 on the silicon layer 17 is selectively formed, the p
型拡散層5にはシリコン酸化膜2に達するn型ドレイン拡散層6(第1の第2導電型半導体層)が選択的に形成され、このn型ドレイン拡散層6は高不純物濃度のn + The diffusion layer 5 n-type drain diffusion layer 6 reaching the silicon oxide film 2 (the first second-conductivity type semiconductor layer) is selectively formed, the n-type drain diffusion layer 6 of high impurity concentration n +
型拡散層7を介してドレイン電極11(第1の主電極) Drain electrode 11 through the diffusion layer 7 (first main electrode)
に接続している。 It is connected to.

【0020】これらn型ドレイン拡散層6,n +型拡散層7とは別にこのp型拡散層5にはシリコン酸化膜2に達するn型ソース拡散層4(第2の第2導電型半導体層)が選択的に形成されている。 [0020] These n-type drain diffusion layer 6, n + -type diffusion layer 7 and the n-type source diffusion layer 4 (second second conductivity type semiconductor layer to reach the silicon oxide film 2 on the p-type diffusion layer 5 apart from ) is selectively formed. このn型ソース拡散層4は高不純物濃度のn +型拡散層3を介してソース電極9(第2の主電極)に接続している。 The n-type source diffusion layer 4 is connected to the source electrode 9 through the n + -type diffusion layer 3 of high impurity concentration (second main electrode).

【0021】n型ドレイン拡散層6とn型ソース拡散層4との間の領域のp型拡散層5上にはゲート絶縁膜8を介してゲート電極10(制御用電極)が設けられている。 The n-type drain diffusion layer 6 and the n-type source diffusion layer 4 and the p-type diffusion layer 5 gate electrode 10 (the control electrode) through a gate insulating film 8 is formed on the area between the is provided . また、このゲート電極10の下部のチャネル領域c The lower the channel region c of the gate electrode 10
hとなるp型拡散層5は、n +型拡散層3およびn型ソース拡散層4に接するp +型短絡用拡散層12(第2の第1導電型半導体層)を介してソース電極9に接続している。 p-type diffusion layer 5 serving as h is, n + -type diffusion layer 3 and the n-type source diffusion layer in contact with 4 p + -type short diffusion layer 12 source electrode 9 through the (second semiconductor layer of the first conductivity type) It is connected to.

【0022】このように構成されたMOSFETでは、 [0022] In the thus configured MOSFET,
n型ソース拡散層4,p型拡散層5,n型ドレイン拡散層6等の半導体層がシリコン酸化膜2に接するまで、シリコン層17の薄膜化が進んでいるため、pn接合容量の占める割合が小さくなる。 n-type source diffusion layer 4, the p-type diffusion layer 5, n-type drain diffusion layer semiconductor layer such as 6 comes into contact with the silicon oxide film 2, since progressed thinning the silicon layer 17, the ratio of the pn junction capacitance It becomes smaller. したがって、出力容量が小さくなり、従来のMOSFETに比べて最大動作周波数が高くなり、よりいっそうの高速動作が可能となる。 Therefore, the output capacitance decreases, the higher the maximum operating frequency as compared with the conventional MOSFET, the more can be further high-speed operation.

【0023】しかも、チャネル領域chのp型拡散層5 [0023] Moreover, p-type diffusion layer in the channel region ch 5
は、p +型短絡用拡散層12を介してソース電極9に接続しているで、チャネル領域chは所定の電位に保たれ、シリコン層17の薄膜化によりp型拡散層5とn型ソース拡散層4とが電気的に分離しても、チャネル領域chの異常電位は発生しない。 Is a through p + -type short diffusion layer 12 connected to the source electrode 9, the channel region ch is maintained at a predetermined potential, p-type diffusion layer 5 and the n-type source by thinning the silicon layer 17 also the diffusion layer 4 is electrically separated, abnormal electric potential of the channel region ch does not occur.

【0024】したがって、本実施例によれば、チャネル領域chの異常電位に起因する動作不良を招か無い、動作周波数の高いMOSFETが得られる。 [0024] Thus, according to this embodiment, not incurring malfunction caused by abnormal electric potential of the channel region ch, high operating frequency MOSFET is obtained.

【0025】図2は、SOI基板のシリコン層と出力容量との関係を示す特性図である。 FIG. 2 is a characteristic diagram showing the relationship between the silicon layer and the output capacitance of the SOI substrate. この図2からシリコン層の膜厚が0.3μmを越えると出力容量が急激に大きくなることが分かる。 An output capacitance thickness of the silicon layer from FIG. 2 exceeds 0.3μm is can be seen that rapidly increases. したがって、シリコン層の膜厚を0.3μm以下にすることにより高速なMOSFETが得られる。 Therefore, high-speed MOSFET can be obtained by the film thickness of the silicon layer to 0.3μm or less.

【0026】図3は、ソース電極とゲート電極との間の距離(W)をシリコン酸化膜2の膜厚(t ox )で割ったものと、出力容量との関係を示す特性図である。 [0026] FIG. 3 is a characteristic diagram showing a divided by distance (W) of the silicon oxide film 2 thickness (t ox), the relationship between the output capacitance between the source electrode and the gate electrode. この図3からW/t ox ≧0.05μm、例えば、t oxが3μm FIG 3 W / t ox ≧ 0.05μm, for example, t ox is 3μm
程度以上の場合には、0.2μmよりも短くなると、急激に出力容量が増加することが分かる。 If the above extent, becomes shorter than 0.2 [mu] m, it can be seen that rapid output capacity increases. したがって、W Therefore, W
/t ox 0.2μm以上にすることが好ましい。 / T ox it is preferable to be greater than or equal to 0.2μm.

【0027】図4は、W/t oxと出力容量との関係を示す特性図である。 [0027] FIG. 4 is a characteristic diagram showing the relationship between the output capacitance W / t ox. この図4からW/t ox ≧0.5μm、 W / t ox ≧ 0.5μm from FIG. 4,
例えば、t oxが3μm程度以上の場合には、1.5μm For example, if t ox is equal to or greater than about 3μm is, 1.5 [mu] m
よりも短くなると、急激に出力容量が増加することが分かる。 Becomes shorter than it can be seen that rapid output capacity increases. したがって、W/t oxは1.5μm以上にすることが好ましい。 Therefore, W / t ox is preferably more than 1.5 [mu] m.

【0028】図5は、SOI基板のシリコン酸化膜と出力容量との関係を示す特性図である。 [0028] FIG. 5 is a characteristic diagram showing the relationship between the silicon oxide film and the output capacitance of the SOI substrate. この図5からシリコン酸化膜の厚さが2μm未満になると出力容量が急激に大きくなることが分かる。 An output capacitance thickness of the silicon oxide film is less than 2μm from FIG 5 it is can be seen that rapidly increases. したがって、シリコン酸化膜の厚さを2μm以上にすることにより高速なMOSF Therefore, high-speed MOSF by the thickness of the silicon oxide film than 2μm
ETが得られる。 ET is obtained.

【0029】以下、本発明の他の実施例に係るMOSF [0029] Hereinafter, MOSF according to another embodiment of the present invention
ETについて説明する。 ET will be described. なお、以下の図においては、前出した図のMOSFETと対応する部分には前出の図のそれと同一符号を付し、詳細な説明は省略する。 In the following figures, given the identical reference numerals in the preceding figures in the MOSFET corresponding to those of advancing the figure, a detailed description thereof will be omitted.

【0030】図6は、本発明の他の実施例に係るMOS [0030] Figure 6, MOS according to another embodiment of the present invention
FETの平面図である。 It is a plan view of the FET.

【0031】これは図1のMOSFETの一部を変形したもので、n +型拡散層3およびn型ソース拡散層4のチャネル幅方向の寸法がp +型短絡用拡散層12のそよりも大きくなっている。 [0031] This is obtained by changing a part of the MOSFET Figure 1, n + -type dimension of the channel width direction of the diffusion layer 3 and the n-type source diffusion layer 4 than its p + -type short diffusion layer 12 It is larger.

【0032】このように構成されたMOSFETによれば、有効チャネル長が先の実施例に比べて長くなるため、より大きい電流を流せることができるようになる。 According to the thus constructed MOSFET, the effective channel length is to become longer than that in the previous embodiment, it is possible that can safely larger current.

【0033】図7は、本発明の他の実施例に係るMOS [0033] Figure 7, MOS according to another embodiment of the present invention
FETの平面図である。 It is a plan view of the FET.

【0034】これは図1のMOSFETの一部を変形したもので、p +型短絡用拡散層12のチャネル長方向の寸法を小さくし、その分p型拡散層5の領域が広がっている例である。 [0034] This is obtained by changing a part of the MOSFET 1, the example is to reduce the channel length dimension of the p + -type short diffusion layer 12, the region of that amount p-type diffusion layer 5 is spread it is.

【0035】このように構成されたMOSFETによれば、p +型短絡用拡散層12がチャネル領域chにまで延びなくなるので、p +型短絡用拡散層12中のp型不純物がチャネル領域chに拡散することによるしきい値電圧の変動を防止できる。 [0035] In the thus constructed MOSFET, since p + -type short diffusion layer 12 can not extend to the channel region ch, p + -type p-type impurity in the short diffusion layer 12 in channel region ch the variation of the threshold voltage due to the diffusion can be prevented.

【0036】図8は、本発明の他の実施例に係るMOS [0036] Figure 8, MOS according to another embodiment of the present invention
FETの断面図である。 It is a cross-sectional view of the FET.

【0037】これはシリコン支持基体1の電位とドレイン電極11の電位とを同じにとっている例である。 [0037] This is an example of taking the potential of the silicon support substrate 1 and the potential of the drain electrode 11 to the same. このようにドレイン電極11の電位を選べば、耐圧を高くするためにn型ドレイン拡散層6,n +型拡散層7を大きく形成しても、寄生容量は増加しない。 If you choose this way the potential of the drain electrode 11, also formed large n-type drain diffusion layer 6, n + -type diffusion layer 7 in order to increase the breakdown voltage, the parasitic capacitance does not increase. なお、図中、1 In the drawing, 1
3は絶縁膜を示している。 3 shows an insulating film.

【0038】図9は、本発明の他の実施例に係るMOS [0038] Figure 9, MOS according to another embodiment of the present invention
FETの断面図である。 It is a cross-sectional view of the FET.

【0039】これは図1のMOSFETの一部を変形したもので、ゲート電極10の側壁を側壁ゲート絶縁膜1 [0039] This is obtained by changing a part of the MOSFET 1, the side walls of the side walls of the gate electrode 10 a gate insulating film 1
4で覆った例である。 It is an example covered with 4.

【0040】このように構成されたMOSFETによれば、側壁ゲート絶縁膜14とドレイン電極11との間、 According to the thus constructed MOSFET, between the sidewall gate insulating film 14 and the drain electrode 11,
側壁ゲート絶縁膜14とソース電極7との間を真空或いは空気等の気体で充満させ、この充満部分の誘電率を下げることにより、寄生容量を低減できる。 Between the sidewall gate insulating film 14 and the source electrode 7 is filled with a gas such as a vacuum or air, by lowering the dielectric constant of the filling portion, parasitic capacitance can be reduced.

【0041】図10は、本発明の他の実施例に係るMO [0041] Figure 10, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0042】これは図1のMOSFETの一部を変形したもので、ゲート電極部(チャネル部分)のp型拡散層5を小さくした例である。 [0042] This is obtained by changing a part of the MOSFET 1, it is a small and examples of p-type diffusion layer 5 of the gate electrode portion (channel portion). このようなゲート電極部は、 The gate electrode portion,
例えば、次のような方法により形成することができる。 For example, it can be formed by the following method.

【0043】まず、図12(a)に示すように、n型ドレイン拡散層6上に厚めの酸化膜15を形成する。 Firstly, as shown in FIG. 12 (a), to form a thick oxide film 15 on the n-type drain diffusion layer 6.

【0044】次に図12(b)に示すように、酸化膜1 [0044] Next, as shown in FIG. 12 (b), oxide film 1
5をマスクとして、斜めイオン注入によりp型不純物イオン16をn型ドレイン拡散層6に注入する。 5 as a mask, implanting p-type impurity ions 16 to the n-type drain diffusion layer 6 by oblique ion implantation. このとき、酸化膜15の近傍のn型ドレイン拡散層6にはp型不純物イオン16は注入されないので、酸化膜15の下部にまでは侵入しない図示の如きのp型拡散層5が形成される。 At this time, since the p-type impurity ions 16 to the n-type drain diffusion layer 6 in the vicinity of the oxide layer 15 not implanted, p-type diffusion layer 5 of such as illustrated not penetrate until the lower portion of the oxide film 15 is formed .

【0045】次に図12(c)に示すように、酸化膜1 [0045] Next, as shown in FIG. 12 (c), the oxide film 1
5上にポリシリコン膜からなる第1のゲート電極10a First gate electrode 10a which on the 5 made of a polysilicon film
を形成した後、このゲート電極10aのp型拡散層5側の側壁にポリシリコン膜からなる第2のゲート電極10 After forming the second gate electrode 10 of a polysilicon film on the side wall of the p-type diffusion layer 5 side of the gate electrode 10a
bを形成する。 To form a b.

【0046】次に図12(d)に示すように、ゲート電極10a,10bをマスクとして、通常のイオン注入によりp型不純物イオン16をp型拡散層5を注入して、 [0046] Then, as shown in FIG. 12 (d), a gate electrode 10a, and 10b as a mask, the p-type impurity ions 16 are implanted p-type diffusion layer 5 by conventional ion implantation,
p型拡散層5の領域を広げた後、n型不純物イオン17 After expanding the area of ​​the p-type diffusion layer 5, n-type impurity ions 17
をp型拡散層5を注入し、n型ソース拡散層4を形成する。 The implanted p-type diffusion layer 5 to form n-type source diffusion layer 4.

【0047】次に図12(e)に示すように、側壁ゲート絶縁膜14を形成して、ゲート電極部が完成する。 [0047] Next, as shown in FIG. 12 (e), to form the sidewall gate insulating film 14, a gate electrode portion is completed.

【0048】また、図12(a),(b)に示した方法によりp型拡散層5を形成する代わり、例えば、図13 [0048] Further, FIG. 12 (a), the place of forming the p-type diffusion layer 5 by the method shown (b), the example, FIG. 13
(a)に示すように、通常のイオン注入によりp型不純物16bをn型ドレイン拡散層6に注入し、酸化膜15 (A), the p-type impurity 16b implanted into the n-type drain diffusion layer 6 by ordinary ion implantation, an oxide film 15
に下部にまで延びたp型拡散層5を形成した後、図13 After forming the p-type diffusion layer 5 which extend to the lower part, 13
(b)に示すように、側面エッチングにより酸化膜15 (B), the oxide film 15 by side etching
をエッチングするという方法を用いても良い。 It may be used a method of etching a.

【0049】図11は、本発明の他の実施例に係るMO [0049] Figure 11, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0050】これは図10のMOSFETの一部を変形したもので、ドレイン側のp型拡散層5を小さくした例である。 [0050] This is obtained by changing a part of the MOSFET of FIG. 10, a small and examples of p-type diffusion layer 5 on the drain side.

【0051】図14は、本発明の他の実施例に係るMO [0051] Figure 14, MO according to another embodiment of the present invention
SFETの構造を示す図であり、同図(a)は平面図、 Is a diagram showing the structure of a SFET, FIG (a) is a plan view,
同図(b)は同図(a)のMOSFETのB−B´断面図である。 FIG (b) is a B-B'sectional view of the MOSFET of FIG. (A).

【0052】本実施例のMOSFETでは、ソース電極9の下部にシリコン支持基体1に達するトレンチ溝19 [0052] In MOSFET of the present embodiment, trench 19 reaching the silicon support substrate 1 under the source electrode 9
が形成され、このトレンチ溝19はAl等の熱伝導率の高い導電材料で充填されている。 There is formed, the trench 19 is filled with a highly conductive material having thermal conductivity such as Al. なお、図中、20はゲート電極用コンタクトホールを示している。 In the figure, 20 denotes a contact hole for the gate electrode.

【0053】このように構成されたMOSFETによれば、ソース電極9の電位をシリコン支持基体1のそれと同じにするためのシリコン層17の表面部分の接地配線が不要になり、シリコン層17の表面部分のソース電極9,接地配線に起因する寄生容量を低減できる。 [0053] In the thus constructed MOSFET, the ground wiring of the surface portion of the silicon layer 17 to a potential of the source electrode 9 in the same as that of the silicon support substrate 1 is not necessary, the surface of the silicon layer 17 the source electrode 9 parts, parasitic capacitance can be reduced due to the ground wiring.

【0054】また、動作中にシリコン層17で発生する熱は、トレンチ溝19内に充填されたAl等の熱伝導率の高い導電材料を介してシリコン支持基体1に放出できるという利点もある。 [0054] In addition, heat generated in the silicon layer 17 during operation, there is an advantage that can be released into the silicon supporting substrate 1 through the high conductivity material having a thermal conductivity of Al or the like which is filled in the trench 19.

【0055】図15は、本発明の他の実施例に係るMO [0055] Figure 15, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0056】これは図14のMOSFETの一部を変形したもので、ゲート電極10がソース電極9の上まで延びた例である。 [0056] This is obtained by changing a part of the MOSFET of FIG. 14, a gate electrode 10 is an example extending to the top of the source electrode 9. ゲート電極10とソース電極9とは酸化膜21により電気的に分離されている。 The gate electrode 10 and the source electrode 9 are electrically isolated by an oxide film 21. ゲート電極10 Gate electrode 10
は、例えば、ポリシリコンで形成し、その表面をシリサイド化する。 , For example, made of polysilicon, silicided its surface.

【0057】このようにMOSFETによれば、ゲート電極10が延びた分だけゲート抵抗が小さくなる。 [0057] According to the MOSFET, the gate resistance by the amount of the gate electrode 10 is extended is reduced. なお、本実施例ではソース電極9の全面を覆うようにゲート電極10を延ばしたが、例えば、n +型拡散層3のところまでしか延ばさなければ、ソース電極9とゲート電極10とによる寄生容量を低減できる。 Incidentally, the parasitic capacitance due to although this embodiment extends the gate electrode 10 so as to cover the entire surface of the source electrode 9, for example, if extended only as far as the n + -type diffusion layer 3, the source electrode 9 and the gate electrode 10 It can be reduced.

【0058】図16は、本発明の他の実施例に係るMO [0058] Figure 16 is, MO according to another embodiment of the present invention
SFETの構造を示す図であり、同図(a)は平面図、 Is a diagram showing the structure of a SFET, FIG (a) is a plan view,
同図(b)は同図(a)のMOSFETのC−C´断面図である。 FIG (b) is a C-C'sectional view of the MOSFET of FIG. (A).

【0059】本実施例のMOSFETが図14のそれと異なる点は、ドレイン電極11の下部にシリコン支持基体1に達するトレンチ溝22が形成されていることにある。 [0059] MOSFET of this embodiment it differs from the FIG. 14 is that the trench 22 reaching the silicon support substrate 1 to the lower portion of the drain electrode 11 is formed. このトレンチ溝22も図14のそれと同様にAl等の熱伝導率の高い導電材料で充填されている。 The trench 22 is filled with the same highly conductive material having a thermal conductivity such as Al similarly in FIG.

【0060】このように構成されたMOSFETでも図14のそれと同様な効果が得られるのはもちろんのこと、発熱はドレイン側のほうが起こりやすいので、放熱対策の点でより優れている。 [0060] The thus constituted of similar effects in MOSFET even 14 is obtained, of course, fever because prone to towards the drain side, is superior in terms of heat dissipation.

【0061】図17は、本発明の他の実施例に係るMO [0061] Figure 17 is, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0062】これは図16のMOSFETの一部を変形したもので、ゲート電極10がドレイン電極11の上まで延びた例である。 [0062] This is obtained by changing a part of the MOSFET of FIG. 16, a gate electrode 10 is an example extending to the top of the drain electrode 11. すなわち、図15のMOSFETにおいて、ソース側とドレイン側との構造を入れ替えたものである。 That is, in the MOSFET 15, in which interchanged structure between the source and drain sides. なお、寄生容量を小さくするために、ドレイン電極11を覆わないようにゲート電極10を短くしても良い。 In order to reduce the parasitic capacitance may be shortened gate electrode 10 so as not to cover the drain electrode 11.

【0063】図18は、本発明の他の実施例に係るMO [0063] Figure 18, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0064】これは図16のMOSFETの一部を変形したもので、ソース電極9をドレイン電極11の上まで延びた例である。 [0064] This is obtained by changing a part of a MOSFET of FIG. 16, an example of extending the source electrode 9 to the top of the drain electrode 11. ソース電極9は酸化膜25によってゲート電極10,ドレイン電極11と電気的に分離されている。 The source electrode 9 is the gate electrode 10 with the oxide film 25, is the drain electrode 11 electrically separated.

【0065】このように構成されたMOSFETによれば、ソース電極9が延びた分だけソース抵抗が小さくなり、更に、熱伝導率の高い導電材料でソース電極9を形成することにより、素子部の温度分布を一様にでき、また、素子内の熱をソース電極9から放熱できる。 [0065] According to the thus constructed MOSFET, the source resistance by the amount of the source electrode 9 is extended is reduced, further, by forming the source electrode 9 with a high thermal conductivity conductive material, the element the temperature distribution can be uniform, also can radiate the heat in the device from the source electrode 9.

【0066】図19は、本発明の他の実施例に係るMO [0066] Figure 19 is, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0067】これは図17のMOSFETの一部を変形したもので、ゲート電極10とドレイン電極11とによる寄生容量を小さくするために、ゲート電極10を短くした例である。 [0067] This is obtained by changing a part of the MOSFET of FIG. 17, in order to reduce the parasitic capacitance due to the gate electrode 10 and the drain electrode 11 is an example of shortened gate electrode 10.

【0068】図20は、本発明の他の実施例に係るMO [0068] Figure 20, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0069】これは図18のMOSFETの一部を変形したもので、ソース電極9とドレイン電極11との寄生容量を小さくするために、ソース電極9を短くした例である。 [0069] This is obtained by changing a part of the MOSFET of FIG. 18, in order to reduce the parasitic capacitance between the source electrode 9 and the drain electrode 11 is an example of shortened source electrode 9.

【0070】図21は、本発明の他の実施例に係るMO [0070] Figure 21 is, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0071】本実施例のMOSFETは、ソース電極9 [0071] MOSFET of this embodiment includes a source electrode 9
およびゲート電極10がドレイン電極11まで延びている。 And the gate electrode 10 extends to the drain electrode 11. ゲート電極10とドレイン電極11とは酸化膜26 Oxidizing the gate electrode 10 and the drain electrode 11 film 26
によって電気的に分離され、また、ソース電極9とドレイン電極10とは酸化膜27によって電気的に分離されている。 Electrically isolated by, also, the source electrode 9 and drain electrode 10 are electrically isolated by the oxide film 27.

【0072】このように構成されたMOSFETによれば、ゲート抵抗およびソース抵抗の両抵抗を同時に小さくできる。 [0072] According to the thus constructed MOSFET, both resistance of the gate resistor and the source resistance can be simultaneously reduced.

【0073】図22は、本発明の他の実施例に係るMO [0073] Figure 22, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0074】これは図21のMOSFETの一部を変形したもので、寄生容量を小さくするために、ソース電極9およびドレイン電極10を短くした例である。 [0074] This is obtained by changing a part of the MOSFET of FIG. 21, in order to reduce the parasitic capacitance is an example of shortened source electrode 9 and drain electrode 10. また、 Also,
ゲート抵抗を小さくするために、ゲート電極10の上部はシリサイド化されている。 In order to reduce the gate resistance, the upper portion of the gate electrode 10 are silicided.

【0075】図23は、本発明の他の実施例に係るMO [0075] Figure 23 is, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0076】これは図21のMOSFETの一部を変形したもので、図17のMOSFETのようにゲート電極10をドレイン電極11にまで延ばした例である。 [0076] This is obtained by changing a part of a MOSFET of FIG. 21, an example in which extended to the drain electrode 11 and gate electrode 10 as a MOSFET in FIG. 17. なお、図16〜図23のMOSFETにおいてドレイン側とソース側との構造を入れ替えても良い。 It is also possible to replace the structure of the drain and source sides in the MOSFET 16 to 23.

【0077】図24は、本発明の他の実施例に係るMO [0077] Figure 24 is, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0078】これは図16のMOSFETの一部を変形したもので、より広いトレンチ溝22を形成し、ドレイン電極11もトレンチ溝内に形成し例である。 [0078] This is one obtained by modifying a part of the MOSFET of FIG. 16, to form a wider trench 22, the drain electrode 11 is also an example of forming in the trench. ドレイン電極11は、トレンチ溝22内でn+ 型拡散層7と接し、トレンチ溝22の側壁に形成されている。 The drain electrode 11 is in contact with n + -type diffusion layer 7 in the trench 22, is formed on the side wall of the trench 22. トレンチ溝22はAl等の熱伝導率の高い導電材料によって完全には充填されていないため、空所28が形成されてい Because trench 22 is not completely filled by the high conductivity material having a thermal conductivity such as Al, it has space 28 is formed
That.

【0079】このように構成されたMOSFETによれば、シリコン層とドレイン電極11および充填材料との接触面積が増えるので、シリコン層内で発生した熱29 [0079] In the thus constructed MOSFET, the contact area between the silicon layer and the drain electrode 11 and the filler material increases, the heat generated in the silicon layer 29
をより効果的に放熱できる。 It can be more effectively dissipated.

【0080】図25は、本発明の他の実施例に係るMO [0080] Figure 25 is, MO according to another embodiment of the present invention
SFETの断面図である。 It is a cross-sectional view of the SFET.

【0081】これは図24のMOSFETにおいて、ドレイン側とソース側との構造を入れ替えた例である。 [0081] This is in MOSFET of FIG. 24, an example of replacing the structure of the drain and source sides.

【0082】このように構成されたMOSFETでも図24のそれと同様な効果が得られるのはもちろんのこと、ソース電極9がチャネル領域に近付くので、パンチスルー耐圧が高くなるとい利点がある。 [0082] Thus similar effects in FIG 24 even configured MOSFET that obtained, of course, since the source electrode 9 is close to the channel region, there is an advantage have a punch-through breakdown voltage is increased.

【0083】図26は、本発明の他の実施例に係る配線構造を示す平面図である。 [0083] Figure 26 is a plan view showing a wiring structure according to another embodiment of the present invention. また、図27は、図26の配線構造の断面図を示しており、同図(a),同図(b) Further, FIG. 27 shows a cross-sectional view of a wiring structure of FIG. 26, FIG. (A), FIG. (B)
は、それぞれ図26の配線構造のD−D´断面図,E− Is, D-D'sectional view of the wiring structure, respectively, in FIG 26, E-
E´断面図である。 E'is a cross-sectional view.

【0084】図中、31はシリコン支持基体を示しており、このシリコン支持基体31上にはシリコン酸化膜3 [0084] In the figure, 31 denotes a silicon support substrate, the silicon supporting substrate 31 a silicon oxide film 3 is formed on
2,シリコン層33が順次設けられ、これらシリコン酸化膜32,シリコン層33によりSOI構造が形成されている。 2, the silicon layer 33 are sequentially formed, SOI structure is formed by these silicon oxide film 32, the silicon layer 33.

【0085】シリコン層33の表面にはn +型拡散層3 [0085] The surface of the silicon layer 33 n + -type diffusion layer 3
4が選択的に形成され、このn +型拡散層34はシリコン酸化膜32に達するトレンチ溝35により囲まれ、シリコン層33に形成された他の半導体層(不図示)から分離されている。 4 is selectively formed, the n + -type diffusion layer 34 is surrounded by a trench 35 reaching the silicon oxide film 32, another semiconductor layer formed on the silicon layer 33 is separated from the (not shown).

【0086】シリコン層33の表面には酸化膜36が形成され、n +型拡散層34は、酸化膜36に形成されたコンタクトホール40,41を介して第1の配線37, [0086] the surface of the silicon layer 33 is an oxide film 36 is formed, n + -type diffusion layer 34, a first wiring through the contact hole 40, 41 formed in the oxide film 36 37,
第3の配線39とコンタクトしている。 It is put in contact with the third wire 39. また、第1の配線37と第3の配線39との間には第2の配線38が配設されている。 A first wiring 37 and between the third wiring 39 is a second wiring 38 is arranged.

【0087】このような配線構造であれば、従来の2層配線構造のように、第1の配線37および第3の配線3 [0087] With such a wiring structure, as in the conventional two-layer wiring structure, the first wiring 37 and the third wiring 3
9上に絶縁膜を介して第2の配線を形成する必要がなくなるので、配線工程数が少なくなる。 Because through the insulating film on the 9 becomes unnecessary to form the second wiring, the number of wiring steps is reduced. また、このような配線構造であれば、n +型拡散層34が、トレンチ溝3 In addition, such a wiring structure, n + -type diffusion layer 34, a trench 3
5およびシリコン酸化膜32によって、シリコン層33 By 5 and the silicon oxide film 32, the silicon layer 33
に形成された他の半導体層と絶縁分離されているので、 Since there is a dielectric isolation another semiconductor layer formed on,
pn接合等の寄生素子を排除できる。 It can be eliminated parasitic element such as a pn junction.

【0088】図28は、本発明の他の実施例に係る配線構造を示す平面図である。 [0088] Figure 28 is a plan view showing a wiring structure according to another embodiment of the present invention. また、図29は、図29の配線構造の断面図を示しており、同図(a),同図(b) Further, FIG. 29 shows a cross-sectional view of a wiring structure of FIG. 29, FIG. (A), FIG. (B)
は、それぞれ図28の配線構造のF−F´断面図,G− It is, F-F'cross-sectional view of a wiring structure, respectively, of FIG 28, G-
G´断面図である。 G'is a cross-sectional view.

【0089】本実施例の配線構造が先の実施例のそれと異なる点は、トレンチ溝の代わりに絶縁膜によってn + [0089] It differs from the embodiment of the wiring structure can previously in this embodiment, the insulating film in place of the trench n +
型拡散層が絶縁分離されていることにある。 In that the diffusion layer is insulated and separated.

【0090】すなわち、n +型拡散層34は、シリコン酸化膜32に達するLOCOSにより形成された厚いシリコン酸化膜42で囲まれ、シリコン層33に形成された他の半導体層と分離されている。 [0090] That is, n + -type diffusion layer 34 is surrounded by a thick silicon oxide film 42 formed by the LOCOS reaching the silicon oxide film 32, is separated from another semiconductor layer formed on the silicon layer 33.

【0091】このような配線構造でも先の実施例と同様な効果が得られる他、シリコン酸化膜42はトレンチ溝35より形成が容易なので、生産コストの低減化に有利である。 [0091] Another similar effect as the previous embodiment can be obtained with such a wiring structure, a silicon oxide film 42 is so easy to form than the trench groove 35 is advantageous in reducing production costs. この配線構造は特にシリコン層33が薄い場合に便利である。 The wiring structure is particularly useful when the silicon layer 33 is thin.

【0092】図30は、本発明の他の実施例に係る配線構造を示す断面図である。 [0092] Figure 30 is a sectional view showing a wiring structure according to another embodiment of the present invention.

【0093】これは配線領域に保護用ダイオードDが形成されている例である。 [0093] This is an example of the protection diode D in the wiring region is formed. この保護用ダイオードDは、n The protection diode D, n
+型拡散層34と、このn +型拡散層34の表面に選択的に形成されたp +型拡散層44とで構成されている。 + -Type diffusion layer 34, and a p + -type diffusion layer 44 selectively formed on the surface of the n + -type diffusion layer 34.
このp +型拡散層44は、酸化膜36に形成されたコンタクトホールを介して電極43に接続している。 The p + -type diffusion layer 44 is connected to the electrode 43 through a contact hole formed in the oxide film 36. この電極43は基準電位となるアースまたは電源に接続されている。 The electrode 43 is connected to ground or power as a reference potential.

【0094】図31は、本発明の他の実施例に係る配線構造を示す断面図である。 [0094] Figure 31 is a sectional view showing a wiring structure according to another embodiment of the present invention.

【0095】本実施例の配線構造は、コンタクト抵抗の低減化を図った例で、図27のそれと異なる点は、n + [0095] wiring structure of this embodiment is an example which aimed at reducing the contact resistance, it differs from the FIG. 27, n +
型拡散層34内にトレンチ溝が形成され、このトレンチ溝内がAlやポリシリコン等の導電材料45で充填され、配線37がこの導電材料45を介してn +型拡散層34に接続していることにある。 Is formed trench to type diffusion layer 34, the trench groove is filled with a conductive material 45 such as Al or polysilicon, the wiring 37 is connected to the n + -type diffusion layer 34 through the conductive material 45 It lies in the fact you are.

【0096】図32は、本発明の他の実施例に係る配線構造を示す平面図である。 [0096] Figure 32 is a plan view showing a wiring structure according to another embodiment of the present invention.

【0097】本実施例の配線構造も、コンタクト抵抗の低減化を図った例で、図26のそれと異なる点は、トレンチ溝35の寸法が配線37,38,39の長手方向に長くし、コンタクト面積を広くしたことにある。 [0097] wiring structure of this embodiment is also an example which aimed at reducing the contact resistance, it differs from the FIG. 26, the dimensions of the trench 35 is elongated in the longitudinal direction of the wiring 37, 38, the contact It lies in the wide area.

【0098】図33は、本発明の他の実施例に係るSO [0098] Figure 33 is, SO in accordance with another embodiment of the present invention
I基板に形成したインダクタの構造を示す平面図である。 It is a plan view showing a structure of an inductor formed on the I substrate. また、図34は、図33のインダクタの断面図を示し、同図(a),同図(b)は、それぞれ図33のインダクタのH−H´断面図,I−I´断面図を示している。 Further, FIG. 34 shows a cross-sectional view of the inductor of FIG. 33, FIG. (A), FIG. (B) is H-H 'cross-sectional view of an inductor, respectively, in FIG 33, shows the I-I'sectional view ing.

【0099】シリコン層33の表面には、トレンチ溝3 [0099] the surface of the silicon layer 33, the trench 3
2で絶縁分離された複数のn +型拡散層34が選択的に形成され、これは複数のn +型拡散層34の全体としての形状は、長手方向が図中の横方向の梯子状となっている。 A plurality of n + -type diffusion layer 34 which is insulated and separated by 2 is selectively formed, which is shaped as a whole of the plurality of n + -type diffusion layer 34, and the longitudinal direction of the lateral direction in FIG ladder going on. また、酸化膜36上には、この酸化膜36よりも透磁率が大きい高透磁率層47が設けられ、この高透磁率層47は酸化膜46により被覆されている。 In addition, over the oxide film 36, the high permeability layer 47 magnetic permeability is large is provided than the oxide film 36, the high permeability layer 47 is covered by the oxide film 46. この高透磁率層47上には複数の配線48が配設されている。 A plurality of wires 48 is disposed on the high permeability layer 47. これら各配線48の両端は、それぞれ、隣接し、互いに絶縁分離された異なるn +型拡散層34に接続している。 Both ends of each wire 48, respectively, adjacent, are connected to a different n + -type diffusion layer 34 which is insulated and separated from each other.

【0100】すなわち、実効的に、高透磁率層47がヘリカル状の配線(複数の配線48)で巻かれた構造のインダクタが形成されている。 [0100] That is, effectively, an inductor of high permeability layer 47 is wound in helical wires (multiple wires 48) structure is formed. なお、先に説明した実施例と同様に、n +型拡散層34内に導電材で充填されたトレンチ溝を形成し、このトレンチ溝内に充填された導電材を介して配線48をn +型拡散層34に接続しても良い。 Similar to the embodiment described above, a trench is formed which is filled with conductive material to n + -type diffusion layer 34, the wiring 48 through the filled conductive material to the trench groove n + it may be connected to the diffusion layer 34.

【0101】図35は、本発明の他の実施例に係る配線構造を示す図であり、同図35(a)は、配線構造を示す平面図、同図35(b)は、同図35(a)の配線構造のJ−J´断面図である。 [0102] Figure 35 is a diagram showing a wiring structure according to another embodiment of the present invention, FIG. 35 (a) is a plan view showing a wiring structure, the FIG. 35 (b) Fig. 35 is J-J'cross-sectional view of a wiring structure of the (a).

【0102】配線49の下部のシリコン層3は、トレンチ溝50とシリコン酸化膜2とによって、トレンチ溝5 [0102] by the silicon layer 3 of the lower wiring 49, the trench 50 and the silicon oxide film 2, a trench groove 5
0外のシリコン層3と電気的に分離されている。 0 out of silicon layer 3 and are electrically separated. このため、トレンチ溝50内の配線49と、トレンチ溝50外の他の配線や素子との間のシリコン層3を介した干渉を小さくできる。 Therefore, it is possible to reduce the wiring 49 of the trench 50, the interference through the silicon layer 3 between the other wiring or devices outside the trench 50. なお、トレンチ溝の代わりにLOCOS It should be noted, LOCOS instead of the trench
によるシリコン酸化膜を用いても良い。 It may be a silicon oxide film by.

【0103】図36は、本発明の他の実施例に係る配線構造を示す断面図である。 [0103] Figure 36 is a sectional view showing a wiring structure according to another embodiment of the present invention.

【0104】これは図35のMOSFETの一部を変形したもので、二つのトレンチ溝50,51により、配線49の下部のシリコン層3を絶縁分離した例である。 [0104] This is obtained by changing a part of the MOSFET of FIG. 35, the two trenches 50 and 51, the lower portion of the silicon layer 3 of the wiring 49 is an example of isolation.

【0105】図37は、本発明の他の実施例に係るSO [0105] Figure 37 is, SO in accordance with another embodiment of the present invention
I基板上に形成したインダクタの構造を示す図であり、 Is a diagram showing a structure of an inductor formed on the I substrate,
同図(a)は、インダクタの構造を示す平面図であり、 FIG (a) is a plan view showing the structure of the inductor,
同図(b)は、同図(a)のインダクタのK−K´断面図を示している。 FIG (b) shows a K-K'sectional view of an inductor in FIG (a). また、図38は、図35のインダクタの等価回路を示している。 Further, FIG. 38 shows an equivalent circuit of the inductor of Figure 35.

【0106】シリコン層33は、トレンチ溝35により、電位的に独立した複数の領域に区分されている。 [0106] silicon layer 33, the trench 35 is divided into a plurality of regions separate potentially. シリコン層33上にはシリコン酸化膜36を介して渦巻き状の配線52が形成されている。 On the silicon layer 33 is spiral wire 52 through the silicon oxide film 36 is formed.

【0107】このように構成されたインダクタによれば、シリコン層33が電位的に独立した複数の領域に区分されているので、図39,図40に示す従来のインダクタに比べて、シリコン層33を介しての配線52同士の容量的な結合C 1が小さくなる。 [0107] According to the thus configured inductor, since the silicon layer 33 is divided into a plurality of regions separate potentially, 39, as compared with the conventional inductor shown in FIG. 40, the silicon layer 33 capacitive coupling C 1 wiring 52 between the via is reduced.

【0108】なお、本実施例の場合、シリコン層33同士の容量的な結合C 2が生じるが、この結合C 2は十分小さいので容量的な結合の実質的な増加は起こらない。 [0108] In the case of this embodiment, the capacitive coupling C 2 between the silicon layer 33 occurs, it does not occur a substantial increase in capacitive coupling because the bond C 2 is sufficiently small.

【0109】図41は、本発明の他の実施例に係るSO [0109] Figure 41 is, SO in accordance with another embodiment of the present invention
I基板上に形成したインダクタの構造を示す図であり、 Is a diagram showing a structure of an inductor formed on the I substrate,
同図(a)は、インダクタの構造を示す平面図であり、 FIG (a) is a plan view showing the structure of the inductor,
同図(b)は、同図(a)のインダクタのM−M´断面図を示している。 FIG (b) shows an M-M'sectional view of an inductor in FIG (a).

【0110】シリコン層33は、トレンチ溝35により、電位的に独立した複数の領域に区分されている。 [0110] silicon layer 33, the trench 35 is divided into a plurality of regions separate potentially. シリコン層33上にはシリコン酸化膜36を介して第1のL字状電極53が設けられている。 On the silicon layer 33 is first L-shaped electrode 53 through the silicon oxide film 36 is provided. 各第1のL字状電極53の両端は、それぞれ、隣接し、電位的に独立した異なる領域のシリコン層33に接続している。 Both ends of each first L-shaped electrodes 53, respectively, adjacent, are connected to the silicon layer 33 of the potentially independent different regions.

【0111】第1のL字状電極53上には酸化膜54によって第1のL字状電極53と直接接しない高透磁率層55が設けられ、この高透磁率層55上には酸化膜56 [0111] On the first L-shaped electrode 53 is first high permeability layer 55 is not in direct contact with the L-shaped electrode 53 is provided by the oxide film 54, on the high permeability layer 55 is an oxide film 56
を介して第2のL字状電極57が設けられている。 It is provided with a second L-shaped electrode 57 through the. 各第2のL字状電極57の両端は、それぞれ、隣接し、電位的に独立した異なる領域のシリコン層33内の第1のL Both ends of each second L-shaped electrodes 57, respectively, adjacent the first L in the silicon layer 33 of the potentially independent different areas
字状電極53の一端に接続されている。 It is connected to one end of shaped electrodes 53.

【0112】このように構成されたインダクタによれば、シリコン層33が電位的に独立した複数の領域に区分されているので、シリコン層33を介してのL字状配線53,57同士の容量的な結合が小さくなる。 [0112] According to the thus configured inductor, since the silicon layer 33 is divided into a plurality of regions separate potentially, L-shaped wire 53, 57 capacitance between the through silicon layer 33 binding is reduced.

【0113】図42は、本発明の他の実施例に係るMO [0113] Figure 42, MO according to another embodiment of the present invention
SFETの構造を示す平面図である。 Is a plan view showing the structure of a SFET. また、図43は、 In addition, FIG. 43,
図42のMOSFETの断面図を示しており、同図(a),同図(b),同図(c)は、それぞれ図45のMOSFETのN−N´断面図,O−O´断面図,P− It shows a cross-sectional view of the MOSFET of FIG. 42, FIG. (A), FIG. (B), FIG. (C) is, N-N'sectional view of a MOSFET, respectively, in FIG 45, O-O'sectional view , P-
O´断面図を示している。 O'shows a cross-sectional view.

【0114】図中、61はシリコン支持基体を示しており、このシリコン支持基体61上にはシリコン酸化膜6 [0114] figure, 61 denotes a silicon support substrate, the silicon supporting substrate 61 a silicon oxide film on the 6
2,シリコン層63が順次設けられ、これらシリコン酸化膜62,シリコン層63によりSOI構造が形成されている。 2, the silicon layer 63 are sequentially formed, SOI structure is formed by these silicon oxide film 62, the silicon layer 63.

【0115】シリコン層63には、シリコン酸化膜62 [0115] The silicon layer 63, the silicon oxide film 62
に達する厚いシリコン酸化膜72が島状に分布するようにLOCOSにより選択的に形成され、通常のMOSF Selectively formed by LOCOS so thick silicon oxide film 72 to reach the distributed like islands, normal MOSF
ETに比べ、シリコン層63の領域が少なくなっている。 Compared to ET, the region of the silicon layer 63 is low.

【0116】すなわち、MOSFETの活性領域(素子動作領域)として機能しない領域の大部分のシリコン層63が厚いシリコン酸化膜72に変換されている。 [0116] That is, most of the silicon layer 63 in the region which does not function as MOSFET active region (device operating region) is converted into a thick silicon oxide film 72.

【0117】そして、残ったシリコン層63内には、通常のMOSFETと同様に、チャネル領域となるp型拡散層67,n型ソース拡散層68,n型ドレイン拡散層69が形成されている。 [0117] Then, the remaining silicon layer 63, similarly to the conventional MOSFET, p-type diffusion layer 67, n-type source diffusion layer 68, n-type drain diffusion layer 69 serving as a channel region is formed.

【0118】また、n型ソース拡散層68とn型ドレイン拡散層63との間のp型拡散層67上にはゲート絶縁膜70を介してゲート電極66が配設され、更に、n型ソース拡散層68,n型ドレイン拡散層69上にはそれぞれソース電極64,ドレイン電極65が配設されている。 [0118] The gate electrode 66 is disposed through a gate insulating film 70 on the p-type diffusion layer 67 between the n-type source diffusion layer 68 and the n-type drain diffusion layer 63, further, an n-type source diffusion layer 68, n-type drain diffusion layer 69 respectively on the source electrode 64, drain electrode 65 is disposed. また、ゲート電極66の取り出し電極71も厚いシリコン酸化膜72上に形成されている。 Also, it is formed on the thick silicon oxide film 72 out electrode 71 of the gate electrode 66.

【0119】素子動作領域と電極とのコンタクトは、例えば、図43(c)に示すドレイン電極65と残ったシリコン層63とのコンタクトのように、部分的なものとなっている。 [0119] Contact between the device operating region and the electrode, for example, as in contact with the silicon layer 63 remaining with the drain electrode 65 shown in FIG. 43 (c), has become a partial.

【0120】このように構成されたMOSFETによれば、素子動作に直接関与しないシリコン層63が厚いシリコン酸化膜72に変わっているので、電極間や電極・ [0120] In the thus constructed MOSFET, since the silicon layer 63 is changed to a thick silicon oxide film 72 which are not directly involved in device operation, between electrodes or the electrode-
基板間の寄生容量の低減化が図られる。 Reduction in parasitic capacitance between the substrate can be achieved. このため、従来のMOSFETよりも高速動作のMOSFETが得られる。 Therefore, MOSFET high speed operation is obtained than a conventional MOSFET.

【0121】図44は、本発明の他の実施例に係るバイポーラトランジスタの構造を示す断面図であり、同図(a),(b)は、それぞれ図43(a),(b)の断面図に相当するものである。 [0121] Figure 44 is a sectional view showing the structure of a bipolar transistor according to another embodiment of the present invention, the cross-section of FIG. (A), (b) are respectively views 43 (a), (b) and it corresponds to FIG.

【0122】先の実施例と同様に、素子動作に直接関与しないSOI構造を構成するシリコン層63は、LOC [0122] Similar to the previous embodiment, the silicon layer 63 constituting the SOI structure which is not involved directly in the device operation, LOC
OSにより厚いシリコン酸化膜72に変わっており、残ったシリコン層63にはn +型コレクタ拡散層76,n And changed to a thick silicon oxide film 72 by OS, the remaining silicon layer 63 n + -type collector diffusion layer 76, n
型オフセット拡散層75,p型ベース拡散層74,n型エミッタ拡散層73が形成されている。 -Type offset diffusion layer 75, p-type base diffusion layer 74, n-type emitter diffusion layer 73 is formed.

【0123】n +型コレクタ拡散層76からn型オフセット拡散層75にかけての領域上には酸化膜77が形成され、この酸化膜77を覆うようにポリシリコンからなるベース電極79が形成されている。 [0123] n + is a type collector diffusion layer 76 over the area of the over the n-type offset diffusion layer 75 is an oxide film 77 is formed, a base electrode 79 made of polysilicon so as to cover the oxide film 77 is formed . このベース電極7 The base electrode 7
9の上部はシリサイド化され、ベース電極79の側部および酸化膜77の側部には側壁絶縁膜78が形成されている。 The top 9 is silicided, a side portion of the side and the oxide film 77 of the base electrode 79 are formed sidewall insulation film 78. また、エミッタ電極80,コレクタ電極81は島状の厚いシリコン酸化膜72群を横切るように形成されている。 The emitter electrode 80, collector electrode 81 is formed across the island of thick silicon oxide film 72 group.

【0124】このように構成されたバイポーラトランジスタでも、寄生容量の原因となる素子動作に直接関与しないシリコン層63が減っているので、従来よりも動作速度が上がる。 [0124] be constituted by bipolar transistors in this manner, since the silicon layer 63 that are not directly involved in the causative element operation of the parasitic capacitance is reduced, the operation speed is increased than before.

【0125】図45は、本発明の他の実施例に係るMO [0125] Figure 45 is, MO according to another embodiment of the present invention
SFETの構造を示す図であり、同図(a)は、MOS Is a diagram showing the structure of a SFET, FIG (a) is, MOS
FETの構造を示す平面図であり、同図(b)は、同図(a)のMOSFETのQ−Q´断面図である。 Is a plan view showing the structure of a FET, Fig (b) is a Q-Q'sectional view of the MOSFET of FIG. (A).

【0126】本実施例のMOSFETが図42のそれと異なる点は、LOCOSにより島状の厚いシリコン酸化膜72群を形成するのではなく、素子動作領域となるシリコン層72を囲むような厚いシリコン酸化膜72をL [0126] It differs from the MOSFET of this embodiment FIG. 42, instead of forming the island-shaped thick silicon oxide film 72 group by LOCOS, a thick silicon oxide that surrounds the silicon layer 72 to be a device operating region the film 72 L
OCOSにより形成していることにある。 In that it is formed by LOCOS.

【0127】ソース電極64は腕状電極83を介してn [0127] The source electrode 64 through the arm-shaped electrode 83 n
型ソース拡散層68に接続され、同様にドレイン電極6 It is connected to a -type source diffusion layer 68, similarly the drain electrode 6
5は腕状電極82を介してn型ドレイン拡散層69に接続されている。 5 is connected to the n-type drain diffusion layer 69 via an arm-shaped electrode 82.

【0128】このように構成されたMOSFETでも、 [0128] Even MOSFET having such a structure,
寄生容量の低減化が図られ、しかも、ソース電極64およびドレイン電極65の全体が厚いシリコン酸化膜72 Reduction in parasitic capacitance is achieved, moreover, entirely thick silicon oxide film of the source electrode 64 and drain electrode 65 72
上に形成され、シリコン層とのコンタクトが無いため、 Formed thereon, since there is no contact with the silicon layer,
図42のMOSFETのそれよりも寄生容量が小さくなる。 Parasitic capacitance than that of the MOSFET 42 is reduced.

【0129】図46は、本発明の他の実施例に係るバイポーラトランジスタの構造を示す図であり、同図(a) [0129] Figure 46 is a diagram showing the structure of a bipolar transistor according to another embodiment of the present invention, FIG. (A)
は、バイポーラトランジスタの構造を示す平面図であり、同図(b)は、同図(a)のバイポーラトランジスタのR−R´断面図である。 Is a plan view showing the structure of a bipolar transistor, FIG. (B) is a R-R'sectional view of a bipolar transistor of FIG. (A).

【0130】本実施例のバイポーラトランジスタでは、 [0130] In the bipolar transistor of the present embodiment,
図45のMOSFETと同様に、素子動作領域となるシリコン層72を囲むような厚いシリコン酸化膜72が、 Like the MOSFET of FIG. 45, a thick silicon oxide film 72 so as to surround the silicon layer 72 to be a device operating region,
LOCOSにより形成されている。 It is formed by LOCOS. また、エミッタ電極80は腕状電極83を介してn型エミッタ拡散層73に接続され、同様にコレクタ電極81は腕状電極82を介してn +型コレクタ拡散層76に接続されている。 The emitter electrode 80 is connected to the n-type emitter diffusion layer 73 via an arm-shaped electrode 83, likewise the collector electrode 81 is connected via an arm-shaped electrode 82 to the n + -type collector diffusion layer 76. なお、図中、84はベース電極79の取り出し電極を示している。 In the figure, 84 denotes a take-out electrode of the base electrode 79.

【0131】このように構成されたバイポーラトランジスタでも、図45のMOSFETの場合と同様な理由により、図44のバイポーラトランジスタのそれよりも寄生容量小さくなる。 [0131] be constituted by bipolar transistors in this manner, optionally similar reasons MOSFET of FIG. 45, the parasitic capacitance smaller than that of the bipolar transistor of FIG. 44.

【0132】図47は、本発明の他の実施例に係るバイポーラトランジスタの構造を示す図であり、同図(a) [0132] Figure 47 is a diagram showing the structure of a bipolar transistor according to another embodiment of the present invention, FIG. (A)
は、バイポーラトランジスタの構造を示す平面図であり、同図(b)は、同図(a)のバイポーラトランジスタのS−S´断面図である。 Is a plan view showing the structure of a bipolar transistor, FIG. (B) is a S-S'sectional view of a bipolar transistor of FIG. (A).

【0133】これは図46のバイポーラトランジスタの一部を変形したもので、SOI基板のシリコン酸化膜6 [0133] This is obtained by changing a part of the bipolar transistor of FIG. 46, the SOI substrate silicon oxide film 6
2としてSIMOX等のように薄いものを用いた例である。 It is an example of using a so thin SIMOX such as 2. エミッタ電極80は腕状電極83の代わりに帯状電極86を介してn型エミッタ拡散層73に接続され、同様にコレクタ電極81は帯状電極85を介してn +型コレクタ拡散層76に接続されている。 The emitter electrode 80 through the strip electrodes 86 instead of the arm-shaped electrode 83 is connected to the n-type emitter diffusion layer 73, likewise the collector electrode 81 is connected to the n + -type collector diffusion layer 76 via the strip electrodes 85 there.

【0134】このように構成されたバイポーラトランジスタでも、従来のSIMOX等を用いたバイポーラトランジスタよりも寄生容量が小さくなる。 [0134] be constituted by bipolar transistors in this manner, parasitic capacitance is less than a bipolar transistor using a conventional SIMOX like.

【0135】図48は、本発明の他の実施例に係るMO [0135] Figure 48 is, MO according to another embodiment of the present invention
SFETの構造を示す断面図である。 It is a sectional view showing the structure of a SFET.

【0136】これは図45のMOSFETの一部を変形したもので、SOI基板のシリコン酸化膜62としてS [0136] This is obtained by changing a part of the MOSFET of FIG. 45, S as the silicon oxide film 62 of SOI substrate
IMOX等のように薄いものを用いた例である。 A thin case of using a so such IMOX. ソース電極64は帯状電極86を介してn型ソース拡散層85 The source electrode 64 is n-type source diffusion layer 85 via the strip electrodes 86
に接続され、同様にドレイン電極65は帯状電極85を介してn型ドレイン拡散層69に接続されている。 It is connected to the drain electrode 65 as well is connected to the n-type drain diffusion layer 69 via the strip electrodes 85.

【0137】このように構成されたMOSFETでも、 [0137] Even MOSFET having such a structure,
寄生容量の原因となるシリコン層が、従来のSIMOX Causing parasitic capacitance silicon layer, conventional SIMOX
等を用いたMOSFETよりも少なくなっているので、 Because it is less than the MOSFET using, etc.,
より動作速度が速くなる。 More operating speed is increased.

【0138】図49は、本発明の他の実施例に係るSO [0138] Figure 49 is, SO in accordance with another embodiment of the present invention
I基板の形成方法を示す工程断面図である。 The method of forming the I substrate sectional views showing the steps.

【0139】まず、図49(a)に示すように、シリコン支持基体91として導電型がp -型、面方位が(10 [0139] First, as shown in FIG. 49 (a), conductivity type as the silicon supporting substrate 91 is p - type, plane orientation (10
0)、そして、表面がミラー研磨されたシリコンウェハを用意し、このシリコン支持基体91を陽極化成して、 0), and, providing a silicon wafer whose surface has been polished mirror, the silicon supporting substrate 91 by anodization,
図49(b)に示すように、シリコン支持基体91の表面に多孔質シリコン層92を形成する。 As shown in FIG. 49 (b), to form a porous silicon layer 92 on the surface of the silicon supporting substrate 91.

【0140】具体的には、まず、シリコン支持基体91 [0140] Specifically, first, the silicon supporting substrate 91
の裏面に電極を形成し、この電極にリード線を接続する。 Of an electrode is formed on the back surface to connect the lead wire to the electrode. 次いで上記電極を耐酸化性のテープやワックス等で保護した後、シリコン支持基体91をフッ酸とエタノールとの混合溶液中で陽極化成を行なう。 Then after protecting the electrode in the oxidation resistance of the tape or wax performs anodizing a silicon support substrate 91 in a mixed solution of hydrofluoric acid and ethanol.

【0141】ここで、例えば、電流密度20mA/cm [0141] Here, for example, a current density of 20 mA / cm
2の条件で陽極化成を行なえば、厚さ約10μmの多孔質シリコン層92が得られる。 By performing the anodization in the second condition, the porous silicon layer 92 having a thickness of approximately 10μm is obtained. この多孔質シリコン層9 The porous silicon layer 9
2の厚さは、陽極化成の条件を変えることで、広い範囲の調整が可能となり、例えば、100μmを越える厚さにすることもできる。 The thickness of 2 by changing the conditions of the anodization, it is possible to adjust a wide range, for example, may be a thickness exceeding 100 [mu] m.

【0142】また、上記電極を用いた方式の代わりに、 [0142] Further, instead of method using the above electrode,
液体バックコンタクト方式により陽極化成を行なっても良い。 It may be performed anodizing the liquid back contact manner. 具体的には、図50に示すように、シリコン支持基体91の前面と背面とをしきり板99およびオーリング100でしきり、シリコン支持基体91の背面と陽極電極(バックコンタクト用電極)96との間がバックコンタクト用電解液98で満たされ、シリコン支持基体9 Specifically, as shown in FIG. 50, the partition and the front and back of the silicon supporting substrate 91 by the partition plate 99 and the O-ring 100, the back and the anode electrode (back contact electrode) of the silicon support substrate 91 and 96 during it is filled with the electrolyte solution 98 for a back contact, a silicon support substrate 9
1の前面と陰極電極95との間がフッ酸とエタノールとの混合溶液で満たされるようにして、陽極化成を行なえば、上記電極が不要になる。 Between the first front and the cathode electrode 95 so as to be filled with a mixed solution of hydrofluoric acid and ethanol, by performing the anodization, the electrode becomes unnecessary.

【0143】この後、図49(c)に示すように、例えば、ドライまたはウエットの酸素雰囲気中での1100 [0143] Thereafter, as shown in FIG. 49 (c), for example, 1100 in an oxygen atmosphere at a dry or wet
℃の熱酸化により、多孔質シリコン層92を絶縁膜93 By thermal oxidation ° C., isolating the porous silicon layer 92 film 93
に転換する。 To convert to. この酸化工程は、多孔質シリコン層92が必要なレベルまで高抵抗化すれば良いのであって、必ずしも完全な絶縁膜に転換する必要な無い。 The oxidation step is a than the porous silicon layer 92 may be a high resistance to the required level, not necessary to convert necessarily complete insulating film.

【0144】ここで、絶縁膜93の表面は必ずしも十分な平坦度を有しない場合もあるので、必要に応じて絶縁膜93の表面を研磨する。 [0144] Here, since the surface of the insulating film 93 is sometimes not necessarily have sufficient flatness, polishing the surface of the insulating film 93 as needed.

【0145】次に図49(d)に示すように、素子形成用のシリコン基板94と絶縁膜93とを接着する。 [0145] Next, as shown in FIG. 49 (d), to bond the insulating film 93 and the silicon substrate 94 for element formation. なお、接着界面からの汚染を少なくするために、シリコン基板94の接着面側の表面に酸化膜を形成することが望ましい。 In order to reduce contamination from the adhesive interface, it is desirable to form an oxide film on the surface of the bonding surface side of the silicon substrate 94.

【0146】最後に、図49(e)に示すように、シリコン基板94の表面を研磨して、所望の厚さの素子形成用シリコン層を有するSOI基板が完成する。 [0146] Finally, as shown in FIG. 49 (e), by polishing the surface of the silicon substrate 94, SOI substrate is completed with a silicon layer for device formation of the desired thickness.

【0147】以上述べた形成方法によれば、絶縁膜93 [0147] According to the forming method described above, the insulating film 93
の厚さは厚膜化が容易な多孔質シリコン層92で決まり、100μm以上の厚さの絶縁膜93が得られる。 The thickness of is determined by the easy porous silicon layer 92 is thickened, the insulation film 93 above 100μm thickness is obtained.

【0148】一方、従来法では、シリコンの熱酸化によって絶縁膜を形成しており、この場合、絶縁膜の厚さは3μmが限界であった。 [0148] On the other hand, in the conventional method, by thermal oxidation of the silicon and the insulating film is formed, in this case, the thickness of the insulating film 3μm was limited.

【0149】このため、本実施例によれば、従来法に比べ、厚い絶縁膜93が得られるので、シリコン基板94 [0149] Therefore, according to this embodiment, compared with the conventional method, since a thick insulating film 93 is obtained, the silicon substrate 94
とシリコン支持基体91との間の寄生容量を小さくできる。 The parasitic capacitance between the silicon support substrate 91 and can be reduced. したがって、上記実施例で説明した高周波用のMO Therefore, MO for high frequency as described above in Example
SFET等のように高速動作が要求されるトランジスタに本実施例のSOI基板を用いることにより、よりいっそうの高速化が図られる。 By using the SOI substrate of this embodiment to the transistor for which high-speed operation is required as such SFET, higher speed can be achieved.

【0150】また、パワーデバイスと呼ばれる大電圧, [0150] In addition, a large voltage, called a power device,
大電流の素子に本実施例のSOI基板を用いることにより、高絶縁耐圧のパワーデバイスが得られる。 By using the SOI substrate of this embodiment the element of large current, a power device of a high withstand voltage is obtained.

【0151】図51は、本発明の他の実施例に係るコイルの構造を示す断面図である。 [0151] Figure 51 is a sectional view showing a structure of a coil according to another embodiment of the present invention.

【0152】これは上記方法により得られたSOI基板を用いた車載用微小信号処理回路チップ上にコイルを形成した例である。 [0152] This is an example of forming a coil for automotive small signal processing circuit chip using the SOI substrate obtained by the above method.

【0153】これを形成工程に従い説明すると、まず、 [0153] will be described in accordance with this formation step, first,
素子形成用のシリコン基板94にトランジスタ等の素子(不図示)を形成するとと同時に、シリコン基板94のコイル形成領域の所定部分を絶縁膜93が露出するまでエッチングする。 When the silicon substrate 94 for element formation forming an element such as a transistor (not shown) at the same time, the insulating film 93 to a predetermined portion of the coil-forming regions of the silicon substrate 94 is etched to expose.

【0154】次にコイル形成領域に金属膜を堆積した後、この金属膜をパターニングしてスパイラル状のコイル101を形成する。 [0154] Then after depositing a metal film on the coil forming area to form a coil 101 spiral by patterning the metal film.

【0155】次に絶縁膜102を形成した後、コイル1 [0155] Then after forming an insulating film 102, a coil 1
01の他端に相当する部分の絶縁膜102にコンタクトホールを開口する。 The portion of the insulating film 102 which corresponds to 01 of the other end a contact hole.

【0156】最後に、このコンタクトホールを介してコイル101とコンタクトする引き出し電極103を形成する。 [0156] Finally, to form a lead-out electrode 103 to contact the coil 101 through the contact hole.

【0157】図52は、本発明の他の実施例に係るSO [0157] Figure 52, SO in accordance with another embodiment of the present invention
I基板の形成方法を示す工程断面図である。 The method of forming the I substrate sectional views showing the steps.

【0158】図52(a)に示すように、シリコン支持基体111上にシリコン酸化膜112,シリコン窒化膜113を順次形成した後、これら絶縁膜112,113 [0158] As shown in FIG. 52 (a), the silicon oxide film 112 on the silicon support substrate 111, after sequentially forming a silicon nitride film 113, these insulating films 112 and 113
をパターニングして、シリコン支持基体111の所望の領域を露出させる。 It is patterned to expose the desired region of the silicon support substrate 111.

【0159】次に図52(b)に示すように、シリコン酸化膜112,シリコン窒化膜113をマスクとして陽極化成を行ない、露出部分のシリコン支持基体111のみに選択的に多孔質シリコン層114を形成する。 [0159] Next, as shown in FIG. 52 (b), the silicon oxide film 112, the silicon nitride film 113 subjected to anodization as a mask, selectively porous silicon layer 114 only on the silicon supporting substrate 111 of the exposed portion Form.

【0160】次に図52(c)に示すように、熱酸化により多孔質シリコン層114を絶縁膜115に転換する。 [0160] Next, as shown in FIG. 52 (c), to convert the porous silicon layer 114 on the insulating film 115 by thermal oxidation. この結果、所望の領域だけに絶縁膜115が形成される。 As a result, the insulating film 115 is formed only in a desired region.

【0161】次に図52(d)に示すように、シリコン酸化膜112,シリコン窒化膜113を除去した後、図52(e)に示すように、素子形成用のシリコン基板1 [0161] Next, as shown in FIG. 52 (d), the silicon oxide film 112, after removing the silicon nitride film 113, as shown in FIG. 52 (e), the silicon substrate 1 for device formation
17と絶縁膜115と接着する。 17 and adhered to the insulating film 115.

【0162】最後に、図52(f)に示すように、シリコン基板117の表面を研磨して、所望の厚さの素子形成用シリコン層を有するSOI基板が完成する。 [0162] Finally, as shown in FIG. 52 (f), by polishing the surface of the silicon substrate 117, SOI substrate is completed with a silicon layer for device formation of the desired thickness.

【0163】以上述べた形成方法によれば、シリコン支持基体111とシリコン基板117との間の所望の部分の容量および絶縁耐圧を変えることができ、もって、自由度の高い集積素子の設計が可能となる。 [0163] According to the forming method described above, it is possible to change the capacity and dielectric breakdown voltage of a desired portion between the silicon support substrate 111 and the silicon substrate 117, have been, can be designed with high flexibility integrated device to become.

【0164】図53は、本発明の他の実施例に係るSO [0164] Figure 53 is, SO in accordance with another embodiment of the present invention
I基板を用いた半導体集積回路の要部を示す断面図である。 It is a sectional view showing a main portion of a semiconductor integrated circuit using the I substrate.

【0165】図中、121はシリコン支持基体121を示しており、このシリコン支持基体121上にはシリコン酸化膜122が形成されている。 [0165] In the figure, 121 shows a silicon support substrate 121, a silicon oxide film 122 on the silicon supporting substrate 121 is formed.

【0166】そして、図中、左側の領域127のシリコン酸化膜122上にはシリコン層120が形成され、このシリコン層120内にはトランジスタ(MOSFE [0166] Then, in the figure, the silicon layer 120 is formed on the silicon oxide film 122 in the left region 127, the silicon layer 120 in the transistor (a MOSFET
T)Tr1,トランジスタ(バイポーラトランジスタ) T) Tr1, transistor (bipolar transistor)
Tr2,Tr3等の能動素子が形成されている。 Tr2, active elements such as Tr3 is formed. これらトランジスタTr1,Tr2,Tr3はトレンチ溝12 These transistors Tr1, Tr2, Tr3 are trench 12
5により互いに絶縁分離されている。 It is insulated and separated from each other by 5.

【0167】一方、図中、右側の領域126のシリコン酸化膜122上には多孔質シリコン層123が形成され、この多孔質シリコン層123上には配線や平面インダクタ等の受動素子が形成されている。 [0167] On the other hand, in the figure, on the silicon oxide film 122 in the right region 126 is porous silicon layer 123 is formed, this on the porous silicon layer 123 is formed passive elements such as a wiring or a planar inductor there.

【0168】このように構成された半導体集積回路によれば、寄生容量の原因となる配線や平面インダクタ等が形成されている領域126のシリコン酸化膜122上の絶縁膜として、多孔質シリコン層123が用いられているので、基板・配線間の容量や、基板・インダクタ間の寄生容量を大幅に低減できる。 [0168] According to the thus constructed semiconductor integrated circuit, as an insulating film on the silicon oxide film 122 in the region 126 where causative wiring or planar inductor or the like of the parasitic capacitance is formed, the porous silicon layer 123 because are used, and the capacitance between the substrate and wiring, a parasitic capacitance between the substrate and the inductor can be greatly reduced.

【0169】図54は、本発明の他の実施例に係るSO [0169] Figure 54 is, SO in accordance with another embodiment of the present invention
I基板を用いた半導体集積回路の要部を示す断面図である。 It is a sectional view showing a main portion of a semiconductor integrated circuit using the I substrate.

【0170】これは図53の半導体集積回路の一部を変形したもので、領域126のシリコン層120,シリコン酸化膜122を除去し、現れたシリコン支持基体12 [0170] This is obtained by changing a part of the semiconductor integrated circuit of Figure 53, the silicon layer 120 of the region 126 to remove the silicon oxide film 122, appeared silicon supporting substrate 12
1を多孔質シリコン層123に転換し、この多孔質シリコン層123上に配線や平面インダクタ等を形成した例である。 It converted to 1 in the porous silicon layer 123, an example of forming a wiring or planar inductor or the like on the porous silicon layer 123. 本実施例の場合、より厚い多孔質シリコン層1 In this embodiment, a thicker porous silicon layer 1
23が得られるので、よりいっそうの寄生容量の低減化が図られる。 Since 23 is obtained, reduction of more parasitic capacitance is achieved.

【0171】図55は、本発明の他の実施例に係るSO [0171] Figure 55 is, SO in accordance with another embodiment of the present invention
I基板を用いた半導体集積回路の要部を示す断面図である。 It is a sectional view showing a main portion of a semiconductor integrated circuit using the I substrate.

【0172】これは領域126にはシリコン酸化膜12 [0172] This silicon oxide film in a region 126 12
2を形成せずに、シリコン層表面から多孔質シリコン層123を形成する例である。 Without forming the 2, an example of forming a porous silicon layer 123 from the silicon layer surface. 本実施例の場合、図54の半導体集積回路にあるような領域126と領域127との間の段差が無くなり、更に、シリコン酸化膜122が無い分だけ多孔質シリコン層123が厚くなるため、寄生容量を大幅に低減できる。 In this embodiment, there is no step between the region 126 and the region 127 as in the semiconductor integrated circuit of Figure 54, since the porous silicon layer 123 by an amount no silicon oxide film 122 becomes thicker, parasitic It can be significantly reduced capacity.

【0173】図56は、本発明の他の実施例に係るSO [0173] Figure 56 is, SO in accordance with another embodiment of the present invention
I基板を用いた半導体集積回路の要部を示す断面図である。 It is a sectional view showing a main portion of a semiconductor integrated circuit using the I substrate.

【0174】これは図55の半導体集積回路の一部を変形したもので、領域126に平面インダクタ等の受動素子の他に、領域127と同様に能動素子であるトランジスタ(バイポーラトランジスタ)Tr4を形成した例である。 [0174] This is obtained by changing a part of the semiconductor integrated circuit of Figure 55, in addition to passive elements such as planar inductors in the region 126, a is a transistor (a bipolar transistor) Tr4 active elements like the region 127 formed it is an example of.

【0175】多孔質シリコン層123上では寄生容量が小さいので、領域127のトランジスタのうち、高速動作が要求されるトランジスタを領域126に形成することにより、半導体集積回路の性能を大幅に向上できる。 [0175] Since on the porous silicon layer 123 parasitic capacitance is small, of the transistor region 127, a transistor for which high-speed operation is required by forming the region 126, can be significantly improved the performance of the semiconductor integrated circuit.

【0176】 [0176]

【発明の効果】以上詳述したように本発明によれば、従来の電界効果型トランジスタには無い第2の第1導電型半導体層を介して、第2の主電極とチャネル領域とが繋がっているため、素子形成用半導体層の薄膜化により、 According to the present invention as described in detail above, according to the present invention, the conventional field-effect transistor via the free second semiconductor layer of the first conductivity type, connected to the second main electrode and the channel region and for that, by thinning the elements forming the semiconductor layer,
チャネル領域と第2の第2導電型半導体層とが電気的に分離しても、チャネル領域の電位が浮くことはない。 Also the channel region and the second second-conductivity-type semiconductor layer is electrically isolated, not the potential of the channel region is floating. したがって、素子形成用半導体層の薄膜化によるチャネル領域の異常電位に起因する素子動作不良を防止できる。 Accordingly, it is possible to prevent the device operation failure caused by abnormal electric potential of the channel region by a thin film of an element forming the semiconductor layer.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例に係るMOSFETの構造を示す図。 It shows the structure of a MOSFET according to an embodiment of the present invention; FIG.

【図2】シリコン層と出力容量との関係を示す特性図。 [Figure 2] characteristic diagram showing the relationship between the silicon layer and the output capacitance.

【図3】W/t oxと出力容量との関係を示す特性図。 [Figure 3] characteristic diagram showing the relationship between W / t ox and output capacitance.

【図4】W/t oxと出力容量との関係を示す特性図。 [4] characteristic diagram showing the relationship between W / t ox and output capacitance.

【図5】シリコン酸化膜と出力容量との関係を示す特性図。 [5] characteristic diagram showing the relationship between the silicon oxide film and the output capacitance.

【図6】本発明の他の実施例に係るMOSFETの平面図。 Plan view of a MOSFET according to another embodiment of the present invention; FIG.

【図7】本発明の他の実施例に係るMOSFETの平面図。 Plan view of a MOSFET according to another embodiment of the present invention; FIG.

【図8】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of the present invention; FIG.

【図9】本発明の他の実施例に係るMOSFETの断面図。 Figure 9 is a cross-sectional view of a MOSFET according to another embodiment of the present invention.

【図10】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of the present invention; FIG.

【図11】本発明の他の実施例に係るMOSFETの断面図。 Figure 11 is a cross-sectional view of a MOSFET according to another embodiment of the present invention.

【図12】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of the present invention; FIG.

【図13】図11のMOSFETのゲート電極部の形成方法を示す工程断面図。 [13] cross-sectional views showing a method of forming the gate electrode of the MOSFET of FIG. 11.

【図14】図11のMOSFETのゲート電極部の他の形成方法を示す工程断面図。 [14] cross-sectional views illustrating another method for forming the gate electrode of the MOSFET of FIG. 11.

【図15】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of the present invention; FIG.

【図16】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of FIG. 16 is the present invention.

【図17】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of FIG. 17 the present invention.

【図18】本発明の他の実施例に係るMOSFETの断面図。 Figure 18 is a cross-sectional view of a MOSFET according to another embodiment of the present invention.

【図19】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of FIG. 19 the present invention.

【図20】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of FIG. 20 the present invention.

【図21】本発明の他の実施例に係るMOSFETの断面図。 Figure 21 is a cross-sectional view of a MOSFET according to another embodiment of the present invention.

【図22】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of FIG. 22 the present invention.

【図23】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of FIG. 23 the present invention.

【図24】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of FIG. 24 the present invention.

【図25】本発明の他の実施例に係るMOSFETの断面図。 Sectional view of a MOSFET according to another embodiment of FIG. 25 the present invention.

【図26】本発明の他の実施例に係る配線構造を示す平面図。 Figure 26 is a plan view showing a wiring structure according to another embodiment of the present invention.

【図27】図26の配線構造の断面図。 Figure 27 is a cross-sectional view of the wiring structure of FIG. 26.

【図28】本発明の他の実施例に係る配線構造を示す平面図。 Figure 28 is a plan view showing a wiring structure according to another embodiment of the present invention.

【図29】図29の配線構造の断面図。 Figure 29 is a cross-sectional view of the wiring structure of FIG. 29.

【図30】本発明の他の実施例に係る配線構造を示す断面図。 Figure 30 is a cross-sectional view showing a wiring structure according to another embodiment of the present invention.

【図31】本発明の他の実施例に係る配線構造を示す断面図。 Figure 31 is a cross-sectional view showing a wiring structure according to another embodiment of the present invention.

【図32】本発明の他の実施例に係る配線構造を示す平面図。 Figure 32 is a plan view showing a wiring structure according to another embodiment of the present invention.

【図33】本発明の他の実施例に係るSOI基板に形成したインダクタの構造を示す平面図。 Figure 33 is a plan view showing a structure of an inductor formed on the SOI substrate according to another embodiment of the present invention.

【図34】図33のインダクタの断面図。 Figure 34 is a cross-sectional view of the inductor of Figure 33.

【図35】本発明の他の実施例に係る配線構造を示す図。 It illustrates a wiring structure according to another embodiment of FIG. 35 the present invention.

【図36】本発明の他の実施例に係る配線構造を示す断面図。 Figure 36 is a cross-sectional view showing a wiring structure according to another embodiment of the present invention.

【図37】本発明の他の実施例に係るSOI基板に形成したインダクタの構造を示す図。 Figure 37 is a diagram showing a structure of an inductor formed on the SOI substrate according to another embodiment of the present invention.

【図38】図35のインダクタの等価回路を示す図。 FIG. 38 shows an equivalent circuit of the inductor of Figure 35.

【図39】従来のSOI基板に形成したインダクタの構造を示す図。 Figure 39 illustrates a structure of an inductor formed on a conventional SOI substrate.

【図40】図39のインダクタの等価回路を示す図。 Figure 40 is a diagram showing an equivalent circuit of the inductor of Figure 39.

【図41】本発明の他の実施例に係るSOI基板に形成したインダクタの構造を示す図。 Figure 41 is a diagram showing a structure of an inductor formed on the SOI substrate according to another embodiment of the present invention.

【図42】本発明の他の実施例に係るMOSFETの構造を示す平面図。 Plan view showing a structure of a MOSFET according to another embodiment of FIG. 42 the present invention.

【図43】図42のMOSFETの断面図。 Figure 43 is a cross-sectional view of MOSFET of Figure 42.

【図44】本発明の他の実施例に係るバイポーラトランジスタの構造を示す断面図。 Sectional view showing a structure of a bipolar transistor according to another embodiment of FIG. 44 the present invention.

【図45】本発明の他の実施例に係るMOSFETの構造を示す図。 It shows the structure of a MOSFET according to another embodiment of FIG. 45 the present invention.

【図46】本発明の他の実施例に係るバイポーラトランジスタの構造を示す断面図。 Sectional view showing a structure of a bipolar transistor according to another embodiment of FIG. 46 the present invention.

【図47】本発明の他の実施例に係るバイポーラトランジスタの構造を示す断面図。 Figure 47 is a sectional view showing the structure of a bipolar transistor according to another embodiment of the present invention.

【図48】本発明の他の実施例に係るMOSFETタの構造を示す図。 FIG. 48 shows the structure of a MOSFET capacitor according to another embodiment of the present invention.

【図49】本発明の他の実施例に係るSOI基板の形成方法を示す工程断面図。 [Figure 49] process sectional views showing a method of forming an SOI substrate according to another embodiment of the present invention.

【図50】液体バックコンタクト方式による多孔質シリコン層の形成方法を説明するための図。 Figure 50 is a diagram for explaining a method of forming a porous silicon layer by liquid back contact manner.

【図51】本発明の他の実施例に係るSOI基板に形成したコイルの構造を示す断面図。 Figure 51 is a sectional view showing a structure of a coil formed on the SOI substrate according to another embodiment of the present invention.

【図52】本発明の他の実施例に係るSOI基板の形成方法を示す工程断面図。 [Figure 52] process sectional views showing a method of forming an SOI substrate according to another embodiment of the present invention.

【図53】本発明の他の実施例に係るSOI基板を用いた半導体集積回路の要部を示す断面図。 Figure 53 is a sectional view showing a main portion of a semiconductor integrated circuit using an SOI substrate according to another embodiment of the present invention.

【図54】本発明の他の実施例に係るSOI基板を用いた半導体集積回路の要部を示す断面図。 Sectional view showing a main portion of a semiconductor integrated circuit using an SOI substrate according to another embodiment of FIG. 54 the present invention.

【図55】本発明の他の実施例に係るSOI基板を用いた半導体集積回路の要部を示す断面図。 Sectional view showing a main portion of a semiconductor integrated circuit using an SOI substrate according to another embodiment of FIG. 55 the present invention.

【図56】本発明の他の実施例に係るSOI基板を用いた半導体集積回路の要部を示す断面図。 Figure 56 is a sectional view showing a main portion of a semiconductor integrated circuit using an SOI substrate according to another embodiment of the present invention.

【図57】従来のMOSFETの構造を示す断面図。 Figure 57 is a sectional view showing a structure of a conventional MOSFET.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…シリコン支持基体 2…シリコン酸化膜(絶縁基体) 3…n +型拡散層 4…n型ソース拡散層(第2の第2導電型半導体層) 5…p型拡散層(第1の第1導電型半導体層) 6…n型ドレイン拡散層(第1の第2導電型半導体層) 7…n +型拡散層 8…ゲート絶縁膜(絶縁膜) 9…ソース電極(第2の主電極) 10…ゲート電極(制御用電極) 11…ドレイン電極(第1の主電極) 12…p +型短絡用拡散層(第2の第1導電型半導体層) 17…シリコン層(素子形成用半導体層) 1 ... silicon support substrate 2 ... silicon oxide film (insulating base) 3 ... n + -type diffusion layer 4 ... n-type source diffusion layer (second conductive type second semiconductor layer) 5 ... p-type diffusion layer (first second first conductivity type semiconductor layer) 6 ... n-type drain diffusion layer (the first second-conductivity type semiconductor layer) 7 ... n + -type diffusion layer 8 ... gate insulating film (insulating film) 9 ... source electrode (second main electrode ) 10 ... gate electrode (control electrode) 11 ... drain electrode (first main electrode) 12 ... p + -type short diffusion layer (second semiconductor layer of the first conductivity type) 17 ... silicon layer (semiconductor element formed layer)

フロントページの続き (72)発明者 関村 雅之 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平2−214165(JP,A) 特開 平4−226082(JP,A) 実開 昭61−256(JP,U) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/786 H01L 21/336 Of the front page Continued (72) inventor Masayuki Sekimura Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Corporate Research and Development in the Center (56) Reference Patent flat 2-214165 (JP, A) JP flat 4 -226082 (JP, a) JitsuHiraku Akira 61-256 (JP, U) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/786 H01L 21/336

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】絶縁材料からなる第1層と、半導体材料からなる第2層とを具備する保持層と、 前記第1層上に形成された半導体材料からなる活性層と、 前記活性層内に形成され且つ前記活性層の表面から前記第1層まで延びるベース層と、 前記活性層内に形成され且つ前記ベース層に隣接し且つ前記活性層の表面から前記第1層まで延びる第1導電型のソース層と、 前記ソース層に接続されたソース電極と、 前記活性層内に形成され且つ前記ベース層を挟んで前記ソース層に対向し且つ前記活性層の表面から前記第1層まで延びる第1導電型のドレイン層と、 前記ドレイン層に接続されたドレイン電極と、 前記ソース層と前記ドレイン層との間で前記ベース層の表面に第1導電型の反転層を誘起するため、ゲート絶縁膜を介して前記ベー 1. A first layer of insulating material, and a holding layer having a second layer of semiconductor material, an active layer of semiconductor material formed on the first layer, the active layer a base layer formed and extending from the surface of the active layer to the first layer, the first conductive extending from the surface of the adjacent and the active layer to the first layer and the base layer is formed on the active layer -type source layer, extending a source electrode connected to said source layer, across and the base layer is formed on the active layer opposite to the source layer and the surface of the active layer to the first layer a drain layer of a first conductivity type, a drain electrode connected to the drain layer, for inducing an inversion layer of a first conductivity type on a surface of said base layer between said drain layer and the source layer, the gate the base through the insulating film ス層に対向するゲート電極と、 前記ベース層を前記ソース電極に接続するように、前記ソース層に隣接して前記活性層内に形成された短絡層と、 前記ソース電極を前記第2層に電気的及び熱的に接続するように、前記第1層を貫通する、導電性且つ熱伝導性材料からなる接続部材と、 前記第2層を接地する手段と、 を具備することを特徴とする電界効果トランジスタ。 A gate electrode opposed to the scan layer, the base layer so as to be connected to said source electrode, and a short-circuit layer formed on the active layer adjacent to the source layer, the source electrode in the second layer so as to be electrically and thermally connected, through the first layer, and a connecting member made of a conductive and thermally conductive material, characterized by comprising a means for grounding the second layer field-effect transistor.
  2. 【請求項2】前記ドレイン電極は絶縁層を挟んで前記ソース電極と対向する延長部分を有することを特徴とする Wherein said drain electrode is characterized by having an extended portion that faces the source electrode across the insulating layer
    請求項1に記載の電界効果トランジスタ。 Field effect transistor of claim 1.
  3. 【請求項3】前記ソース層は複数のソース層部分を具備し、前記短絡層は複数の短絡層部分を具備し、前記ソース層部分と前記短絡層部分とは交互に配設されることを特徴とする請求項1に記載の電界効果トランジスタ。 Wherein the source layer comprises a plurality of source layers portion, the short layer comprises a plurality of short-circuit layer portion, that is arranged alternately with said source layer portion and the shorting layer portion the field effect transistor of claim 1, wherein.
  4. 【請求項4】前記接続部材は前記第1層内に形成されたトレンチ内に延び、前記トレンチは前記接続部材により完全に埋められていないことを特徴とする請求項1に記載の電界効果トランジスタ。 Wherein said connecting member extends in a trench formed in the first layer, the field effect transistor of claim 1, wherein said trench is characterized by not completely filled by the connecting member .
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