JPH0254687A - 映像信号変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、映像信号を倍速で出力する際に好〔発明の
概要〕 本発明の映像信号変換回路は、−単位で形成されている
映像信号の時間軸を短縮するために、前記−単位の映像
信号が交互に記録されるように設けられている第１．及
び第２のメモリ手段と、この第１．及び第２のメモリ手
段の記憶情報を２倍のクロック信号により読み出すこと
によって時間軸が短縮された第１．及び第２の出力信号
を得る手段と、前記第１．及び第２の出力信号と、この
第１．及び第２の出力信号が加算された第３の出力信号
を所定の順序で選択するスイッチング手段を備えること
によって、入力された映像信号を２倍速の映像信号とし
て取り出すことができるようにしたものである。

〔従来の技術〕

ブラウン管や、液晶等の表示部に供給される映像信号は
、通常、水平方向及び垂直方向にスキャソニングする偏
向信号に同期して表示部に供給されている。

ところで、例えば、ＮＴＳＣ方式のテレビ信号は、水平
方向の走査周波数が１５．７５ＫＨｚ、垂直走査周波数
が６０Ｈ１とされており、２フイールドで一画面が完成
するようにインタレス走査方式が採用されている。

そのため、表示部の画面寸法が大きいときや。

液晶テレビ受像機にみられるように水平走査本数の密度
が粗いときは、水平方向の画素密度が粗くなり、視覚的
に解像度が低下することになる。

そこで、水平方向の走査線数を２倍とし、ノンインタレ
ス方式で映像信号を表示する倍速型のノンインタレス方
式テレビが開発され、映像信号を倍速化する手段として
、例えば（特開昭６１−１４７６８８号）に示すような
メモリ装置が提案されている。

しかしながら、上述の従来例ではノンインタレス走査時
に補間信号が得られないため、垂直方向の解像度は実質
的に向上しないことになる。

そ“こで、倍速化と同時に、この補間信号が得られるよ
うにしたものが知られている。

第４図はかかるノンインタレス方Ａの倍速テレビ受像機
において、映像信号の時間軸を展に短縮する映像信号の
変換回路を示したもので、１及び２は少なくともｌ水平
ラインの映像信号を記憶して、読み出すことができるラ
インメモリ、３はラインメモリ１．及び２に書き込み用
のクロック信号（アドレス信号）を供給するライトクロ
ック信号発生器、４は同じくラインメモリｌ及び２に読
み出し用のクロック信号を供給するリードクロック信号
発生器である。

なお、ライトクロック信号の周波数ｆｃに対して、リー
ドクロック信号は２倍の周波数２ｆｃ　とされることに
より、ラインメモリｌ、又は２の出力信号は時間軸が１
／２に圧縮されるようにしている。

５は前記ライトクロック信号発生器３．及びリードクロ
ック信号発生器４にタイミング信号を供給すると共に、
第１．及び第２のスイッチ回路回路ｓｗ、、ｓｗ２の開
閉制御を行うタイミングパルスを供給しているタイミン
グコントロール回路を示す。

又、６は読み出しクロック信号によって、前記第１．及
び第２のラインメモリ１，２から出力された映像信号を
記録し、所定時間の遅延を与えて読み出す第３のライン
メモリ、７は加算回路、８は局演算回路を示す。

この映像信号変換回路は第５図の波形図に示すように、
水平同期信号ＨＤに同期して、第１のスイッチ回路ＳＷ
＋、及び第２のスイッチ回路ＳＷ２が切り換えられ、デ
ジタル信号に変換された入力画像データＤｉｎを１水平
ライン毎に第１．第２のラインメモリｌ、及び２に交互
に書き込む、そして、第１のラインメモリｌに画像デー
タＤ　ｒ　１を書き込んでいる期間には第２のラインメ
モリ２から時間軸が１／２に短縮された画像データＤ。

２が読み出され、第２のラインメモリに画像データ０１
２が書き込まれているときは第１のラインメモリ１から
時間軸が１／２に短縮された画像データＤ　ｏ　ｌが読
み出されるように５第１．及び第２のスイッチ回路ｓｗ
＋、及びＳＷ２がコントロールされるようになされてい
る。

第２のスイッチ回路ＳＷ２の出力画像データＤ　ｏ１２
は次に、２ｆｃの周波数からなるクロック信号によって
作動している第３のラインメモリ６に入力されることに
よって、水平走査期間の局時間遅延した出力画像データ
Ｄ。！２（ｔ）が形成され、この出力画像データＤＱＩ
２（ｔ　）と遅延される前の出力画像データＤ。１２を
加算回路７において加算し、局演算回路８において振幅
レベルを半分にすることにより、ノンインタレス用の出
力画像データＤｏｌｔが得られる。

この出力画像データＤ　ｏｕｔはＮＴＳＣ方式の標準の
１水平期間内に２ライン分の画像情報を含・・・・・・
も形成されている。したがって、この出力画像データＤ
　ｏｕｔをアナログ信号に変換して、水平走査周波数を
２倍（３１，５ＫＨｚ）とする偏向信号と共に表示部に
供給すると、第６図に示すように水平走査本数が２倍さ
れたノンインタレスの画像を得ることができ、水平方向
の解像度を向上することができる。

〔発明が解決しようとする問題点〕

しかしながら、上述したような映像信号変換回路では、
少なくとも一水平期間内の画像データを記憶し、読み出
すことができるようなメモリ回路を３個設ける必要があ
り、これ等のメモリ回路を制御するための信号系が複雑
になることによって回路のコストアップを招くという問
題があった。

又、メモリ回路の増加によって消費電力が増大するため
、携帯型のテレビ受像機の電池の寿命を短くするという
欠点があった。

〔問題点を解決するための手段〕

本発明は、かかる問題点にかんがみてなされたもので、
２個のメモリ手段によって一単位の画像データの時間軸
を交互に時間軸圧縮して出力すると共に、この２個のメ
モリ手段から時間軸を圧縮して得られた第１．第２の出
力画像データを相互に加算することによって第３の出力
画像データを得るようにしている。

そして、前記第１．第２．及び第３の出力画像データを
所定の順序で選択することにより、飛び越し走査期間の
部分を補間したノンインタレスの倍速映像信号を出力す
るものである。

〔作用〕

本発明の映像信号変換回路では、１／２に時間軸が短縮
された画像データが、メモリ手段から少なくとも３回読
み出されるようにしているため、２つのメモリ手段の出
力側に加算回路を設けることによって、ノンインタレス
走査の間隙を埋める補間データを有する第３の出力画像
データを２個のメモリ手段によって得ることができる。

〔実施例〕

第１図は本発明の映像信号変換回路の概要をブロック図
として示したもので、第３図と同様に、１１は第１のラ
インメモリ、１２は第２のラインメモリ、１３は書き込
み用のクロック信号（アドレス信号）の発生回路、１４
は読み出し用のクロック信号（アドレス信号）の発生回
路、１５は前記クロック信号の発生タイミング、及びス
イッチｓｗ、、ｓｗ２の開閉制御を行うタイミングコン
トロール回路である。

１６は第１．第２のラインメモリ１１．１２で時間軸が
１／２に圧縮された画像データを相互に加算している加
算回路、１７は加算データを１／２にする繕演算回路を
示している。

なお、ラインメモリ１１．１２の書き込みクロック信号
の周波数ｆｃは、映像信号のサブキャリヤｆｓｃの４倍
に設定され、読み出しクロック信号は書き込みクロック
信号の周波数ｆＣの２倍（８ｆｓｃ）とされている。そ
して、映像信号の１ラインを９１０で標本化した８ビツ
トのデータとして記憶することができるようにされてい
る。

入力画像データＤｉｎとなる映像信号は、カラーコンポ
ジット信号の状態でデジタル信号に変換されたものでも
よく、コンポーネントＲＧＢ信号の状態でデジタル信号
に変換されているものでもよい。

第２図は第１図の映像信号変換回路の動作信号波形図を
示したもので、同期信号ＨＤに同期してスイッチ回路Ｓ
Ｗ１が接点ａ１．ｂｌを選択することにより、デジタル
信号に変換された入力画像データＤｉｎはｌライン毎に
ラインメモリ１１．及び１２に交互に供給される。

タイミングＴＭＩ　、ＴＭ３　、ＴＭ５・・・・・・で
ラインメモリ１１に記録された入力画像データＤ１１は
、次のタイミングＴＭ２　、ＴＭ４　、ＴＭ６・・・・
・・で時間軸が圧縮された出力画像データＤ　ｏ　Ｉと
して出力される。

又、タイミングＴＭ２　、ＴＭ４　、ＴＭ６−・・・・
・でラインメモリ１２に記録された入力画像データＤｉ
２も、次のタイミングＴＭ３　、ＴＭ５・・・・・・で
時間軸が１／２に圧縮されて出力画像データＤｏ２とし
て出力される。

ところで、本発明の映像信号変換回路の場合は、この時
間軸圧縮された出力画像データＤ。ｌ。

Ｄｏ２の読み出しが、３回にわたって行われるようにし
た点に特徴がある。

すなわち、タイミングＴＭ２では、まず第１のラインメ
モリ１１から２回にわたって時間軸が圧縮された画像デ
ータＨ１が読み出され、次に、タイミングＴＭ３でライ
ンメモリ１１に入力画像データＤｉｌの第３番目の画像
データＨ３を書き込む前半で、同じ画像データＨ１がも
う一度読み出される。

したがって、このタイミングＴＭ３の前半では、第１の
ラインメモリ１１から画像データＨ１が読み出されると
同時に、第２のラインメモリ１２からも画像データＨ２
が読み出されており、これ等２つの画像データＨ１とＨ
２が加算回路１６及び乃演算回路１７に供給されること
によっが得られることになる。

以下、同様にタイミングＴＭ４の前半では第１のライン
メモリ１１から読み出されている画像データＨ３と、第
２のラインメモリ１２から読み出されている画像データ
Ｈ２が加算回路１６及び局部算回路１７に供給されるこ
とによって、が得られることになる。

したがって、スイッチ回路ＳＷ２の接点ａ２゜ｂ２．ｃ
２には第２図に示すような時間軸圧縮された画像データ
Ｄ　ｏｌ　、　Ｄ　０２　、　Ｄ　０１２が得られる。

タイミングコントロール回路１５は上記した３つの画像
データＤ。１．　Ｄ（１２、Ｄ０＋２　を所定の順序で
選択するために、スイッチ回路ＳＷ２に対してスイッチ
ング信号Ｓ２を供給している。

このスイッチング信号Ｓ２の高いレベルでは接点ａ２が
選択され、低レベルでは接点ｂ２が選択される。又、中
間のレベルでは接点Ｃ２が選択されるように制御される
。

その結果、スイッチ回路ＳＷ２の出力には、第２図に示
すように時間が繕に圧縮された出力画像データＤ　ｏｕ
ｔが得られる。

この出力画像データＤＤｕｔにはインタレス走査映像信
号Ｈ１、Ｈ２、Ｈ３・・・・・・の中間部分を補間する
画像データ（Ｈ１＋Ｈ２）／２　、（Ｈ２＋Ｈ３）／２
　、（Ｈ３＋Ｈ４）／２・・・・・・が含まれているた
め、この出力画像データＤ　Ｏｕｔをアナログ信号に変
換して倍速ライン走査型のテレビモニタに供給すると、
水平方向の解像度を向上させることができる。

又、水平走査本数が少ない液晶型のテレビ受像機に対し
て、本発明の映像信号変換回路から得られた倍速映像信
号をノンインタレス方式で供給することによって、垂直
周波数のフリッカを低減することができるようになる。

なお、実際の回路ではラインメモリ１１．１２の書き込
み及び読み出し制御によって任意の時点で画像データを
取り込み出力することができるから、少なくともスイッ
チＳＷ１を省略することができ、スイッチＳＷ２もラッ
チ回路を採用することによって他の形式のスイッチング
回路とすることができる。

第３図はラインメモリの一例を示したもので、メモリ部
２０は９１０Ｘ８ビツトのメモリセルを備えている。２
１Ａ、２１Ｂは書き込みクロックＷＣＫ及び読み出しク
ロックＲＣＫによってメモリ部のアドレスを指定するラ
イトアドレスポインタ、及びリードアドレスポインタ、
２２Ａはライトイネーブル信号ＷＥによってデータをメ
モリに入力する入力デークラッチ回路、２２Ｂはリード
イネーブル信号ＲＥによってアドレスされたデータを出
力する出力データラッチ回路、２３Ａは入力画像データ
ＤｉｎをＳ−Ｐ変換するシフトレジスタ、２３Ｂは出力
画像データをＰ−３変換するシフトレジスタを示す。

このようなラインメモリは書き込み、及び読み出しアド
レスが独立して設定され、ライトイネーブル信号ＷＥ及
びリードイネーブル信号ＲＥによって任意の時点でデー
タを書き込み、又は読み出すことができるため、第１図
に示したスイッチ回路ＳＷの機能を兼ねることができる
。

又、書き込み中でも読み出しが可能とされているため、
リードクロック信号ＲＣＫをライトクロック信号の２倍
とするときは、■ラインの書き込み入力画像データを、
少なくとも３回にわたって読み出すことが可能である。

なお、本発明の映像信号変換回路では、第２のスイッチ
ＳＷ２のＣ２接点を選択しないで第１のスイッチＳＷ１
　と同期して切り換えると、補間画像データを省略した
従来のノンインタレス型倍速スキャンテレビ方式とする
ことができる。

上記の実施例ではメモリ手段としてラインメモリが使用
されているが、メモリ手段としてフィールドメモリを使
用し、蒔間軸を圧縮する映像信号の単位を１フイールド
毎に処理すると、一画面を４フイールドで構成するフリ
ッカレステレビ方式とすることも可能である。

〔発明の効果〕

以上説明したように、本発明の映像信号変換回路を採用
すると、従来、補間画像データを有する倍速のインタレ
ス方式の出力映像信号を得る際に、３個のメモリ手段が
必要とされていたものが、２個のメモリ手段で達成する
ことができ、回路構成の簡易化、及び消費電力の低下を
はかることができるという効果を奏することができるも
のである。

【図面の簡単な説明】

第１図は本発明の映像信号変換回路の概要を示すブロッ
ク図、第２図は第１図の動作を示す信号波形図、第３図
はラインメモリの一例を示すブロック図、第４図は映像
信号変換回路の先行技術を示すブロック図、第５図は第
４図の動作を示す信号波形図、第６図はノンイタレス型
倍速テレビの画面を示す図である。

Claims (1)

【特許請求の範囲】
1. 少なくとも連続した映像信号の所定期間を一単位として
   交互に記録し、時間軸を１／２に短縮して読み出すこと
   ができる第１、及び第２のメモリ手段と、前記第１のメ
   モリ手段から読み出された第１の出力信号と前記第２の
   メモリ手段から読み出された第２の出力信号と、前記第
   １、及び第２の出力信号を加算した第３の出力信号を選
   択するスイッチング手段を備え、前記スイッチング手段
   は前記第１の出力信号、前記第３の出力信号、前記第２
   の出力信号、前記第３の出力信号の順序で選択する切換
   サイクルを繰り返すように構成されていることを特徴と
   する映像信号変換回路。