JPH025465A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH025465A JPH025465A JP15471388A JP15471388A JPH025465A JP H025465 A JPH025465 A JP H025465A JP 15471388 A JP15471388 A JP 15471388A JP 15471388 A JP15471388 A JP 15471388A JP H025465 A JPH025465 A JP H025465A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高周波電力増幅器を構成する高周波高出力素子
に係り、特に増幅器の効率、出力補償を行なうに好適な
、モノリシックに可変容量ダイオードを内蔵したパワー
ＭＯＳＦＥＴの半導体チップ構造に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a high-frequency, high-output element constituting a high-frequency power amplifier, and particularly to a monolithically built-in variable capacitance diode suitable for compensating the efficiency and output of the amplifier. The present invention relates to a semiconductor chip structure of a power MOSFET.
高周波出力素子については、昭和５９年６月発行の沖電
気研究開発第１２３号ＶＯ１５１，電２ｐ２５〜５０に
１−低電圧高効率８００ ＭＨｚのＭ Ｉ ＣＪとして
、チップ状のトランジスタ、キロバンタ、抵抗を使用し
、ボンディングワイヤならびに基板上に形成したパター
ンをインダクタンスとして使用し、小型化、高性能化が
図れることが記載されている。Regarding high frequency output elements, see Oki Electric Research and Development No. 123 VO 151, Electric 2, p. 25-50, published in June 1981.1 - Low voltage, high efficiency, 800 MHz M I CJ, chip-shaped transistors, kilovanters, and resistors. It is described that miniaturization and high performance can be achieved by using the bonding wire and a pattern formed on the substrate as an inductance.
このような、従来の装置では、高出力素子として個別の
半導体チップを用い、この素子の入出力インピーダンス
と整合を取るために、コイルやストリップラインのイン
ダクタンスとコンデンサーを使用して整合回路を構成す
るように相互に接続し、特定の周波数や出力で、出力や
効率が最良になるように整合回路を調整し、固定してい
る。In such conventional devices, a separate semiconductor chip is used as a high-output element, and in order to match the input and output impedance of this element, a matching circuit is constructed using a coil or stripline inductance and a capacitor. The matching circuit is then fixed and connected to each other in such a way that the output and efficiency are maximized at a specific frequency and output.
上記従来技術によれば、周波数が変化した時の出力の低
下や、電力制御等により、出力が変化シた時の効率の低
下を防止するという点については配慮されていない。し
たがって周波数帯域の広い場合に、帯域の端において出
力が低下することや、出力電力を制御した場合に、効率
が低下するという問題があった。According to the above-mentioned conventional technology, no consideration is given to preventing a decrease in output when the frequency changes, or preventing a decrease in efficiency when the output changes by power control or the like. Therefore, when the frequency band is wide, there is a problem that the output decreases at the edge of the band, and that the efficiency decreases when the output power is controlled.
また、個別に半導体基体を使用して、プリント基板、又
はセラミック基板上にお（・て相互に接続することによ
り、整合回路を形成するために、増幅器全体の寸法が大
きくなるという問題があった。In addition, since a matching circuit is formed by using individual semiconductor substrates and interconnecting them on a printed circuit board or ceramic substrate, there is a problem in that the overall size of the amplifier increases. .
本発明の目的は、一つの基板上の整合回路内に、効率、
出力補償回路を内蔵し、その補償回路と整合回路の１部
をパワーＭＯ８Ｆ’ＥＴの１チツプ内に一体におさめる
ことのできる半導体装置を提供することにある。An object of the present invention is to provide efficiency and
It is an object of the present invention to provide a semiconductor device which has an output compensation circuit built-in and which can integrate a part of the compensation circuit and a matching circuit into one chip of a power MO8F'ET.
上記目的は、一つの半導体基板において、ＭＯＳＦＥＴ
のス出力整合回路内の並列コンデンサーに直列に、かつ
、一体に可変容量ダイオードを挿入し、このダイオード
の容量を変化させて整合回路の帯域特性を変化させイ）
ことにより、効率、出力の補償は遠戚される。The above purpose is to manufacture MOSFETs in one semiconductor substrate.
Insert a variable capacitance diode in series and integrally with the parallel capacitor in the output matching circuit, and change the capacitance of this diode to change the band characteristics of the matching circuit.
Therefore, efficiency and output compensation are distantly related.
また、この可変容量ダイオードは、パワーＭＯＳＦＥＴ
における基板表面へのチャネル部ｐ層拡散、高耐圧ｎ層
拡散及びソースドレインｎ十層拡散等の工程を利用する
ことにより、パワーＭＯＳＦＥＴの同一・チップ内に形
成することが出来ろ。In addition, this variable capacitance diode is a power MOSFET.
It is possible to form a power MOSFET in the same chip by using processes such as channel part p-layer diffusion, high breakdown voltage n-layer diffusion, and source/drain n-layer diffusion on the substrate surface.
これらを相互に表面電極配線で接続することにより、モ
ノリシック化が達成できる。By connecting these to each other with surface electrode wiring, monolithic formation can be achieved.
整合回路内（７）可変容債ダ・イオ・−・ドは、出力、
効率の変化に応じて、直流電圧が与えられるように設定
きれ、その電圧により容量が変化する。これにより、整
合回路の帯域特性は変化し２、最適の整合状態となり、
＠率、出力は回復する。The variable capacitor (7) in the matching circuit has an output,
It can be set to apply a DC voltage according to changes in efficiency, and the capacity changes depending on the voltage. As a result, the band characteristics of the matching circuit change2, resulting in an optimal matching state.
@ Rate and output will recover.
また、パワーＭＯＳＦＥＴの基板であるｐ−層表面に形
成さハる。チャネル部ｐ−拡散層とソース・ドレインｒ
ｉ４拡散層のｐｎ接合は、ρ−層とチャネル部ｐ−層の
濃度比は１０−”程度であり、充分超階段接合と見なす
ことができ、可変容量タイオードとなる。この可変容量
ダイオードは、パワーＭＯＳＦＥＴ形成工程がそのまま
利用でき、ＭＯＳＦＥＴの基板は接地電極となっている
ため、これらは、１チツプ上にモノリシックに形成する
ことができる。Further, it is formed on the surface of the p-layer which is the substrate of the power MOSFET. Channel part p - diffusion layer and source/drain r
The pn junction of the i4 diffusion layer has a concentration ratio of about 10-'' between the ρ-layer and the channel p-layer, and can be regarded as a sufficiently superstep junction, making it a variable capacitance diode.This variable capacitance diode is Since the power MOSFET formation process can be used as is, and the MOSFET substrate serves as a ground electrode, these can be monolithically formed on one chip.
以下、本発明の一実施例につ〜・て図面を参照し説明す
る。第１図は本実施例の可変容量ダイオードを含むＭＯ
ＳＦＥＴチップの断面図である。Hereinafter, one embodiment of the present invention will be described with reference to the drawings. Figure 1 shows an MO including the variable capacitance diode of this example.
FIG. 2 is a cross-sectional view of an SFET chip.
１０１はパワーＭＯＳＦＥＴであり、１０４はパワーＭ
ＯＳＦＥＴＩＱｌのドレインに接続されるインダクタン
ス、１０４はインダクタンス１０１に接続されるコンデ
ンサー １０２はコンデンサー１０３に直列に接続され
、他端はＭＯＳＦＥＴ基板に接続された可変容量ダイオ
ードである。101 is a power MOSFET, 104 is a power MOSFET
Inductance 104 is connected to the drain of OSFETIQl, capacitor 104 is connected to inductance 101, capacitor 102 is connected in series to capacitor 103, and the other end is a variable capacitance diode connected to the MOSFET substrate.
パワーＭＯＳＦＥＴＩＯＩはｐ−／ｐ十半導体結晶基板
に、通常の選択不純物拡散、ホトレジストによる部分蒸
着等の技術をもって形成される。可変容量ダイオード１
０２は前記パワーＭＯＳＦＥＴ１０１形成時に同時に形
成される。すなわち、表面のｎ拡散１２０２は０３μｍ
〜０，５□□○深さで、１０１９個／７以Ｅの不純物濃
度であり、下層のｐ−拡散層２０１は約０８μｍの深さ
で、不純物濃度は１０ｆａ個／ＩＺ７Ｆ！のオーダーで
あり、エピタキシャルとｐ−層２０４の不純物濃度は１
０１４個／ｄのオーダーであり、下層ｐ−拡散層２０】
とエピタキシャルｎ層２０２の不純物濃度の比は１０２
となる。The power MOSFETIOI is formed on a p-/p semiconductor crystal substrate using conventional techniques such as selective impurity diffusion and partial deposition using photoresist. Variable capacitance diode 1
02 is formed at the same time as the power MOSFET 101 is formed. That is, the surface n diffusion 1202 is 03 μm
~0,5□□○ depth, the impurity concentration is 1019 pieces/7E or more, and the lower p- diffusion layer 201 is about 08 μm deep, and the impurity concentration is 10fa pieces/IZ7F! The impurity concentration of the epitaxial and p-layer 204 is on the order of 1.
It is on the order of 014 pieces/d, and the lower p-diffusion layer 20]
The ratio of the impurity concentration of the epitaxial n-layer 202 is 102
becomes.
このことにより、このｎｐ接合は超階段接合となり、充
分に可変容量ダイオードとして、動作する。As a result, this np junction becomes a super-step junction and fully operates as a variable capacitance diode.
コンデンサー１０３は酸化模２０５を上下のＡ ７電極
２０３．２０６でサンドイッチ状にはさみ込んだ構造を
しており、損失の少ない良好なコンデンサーとなる。The capacitor 103 has a structure in which an oxide pattern 205 is sandwiched between upper and lower A7 electrodes 203 and 206, and is a good capacitor with low loss.
インダクタンス１０４は２層のＡｌｔ極を用い、下層の
Ａｌ電極２０７をスパイラル状に形成する。The inductance 104 uses two layers of Alt electrodes, and the lower layer Al electrode 207 is formed in a spiral shape.
第２図は上記チップの電極パターンを示す平面構造の１
例である。Ｓ、Ｇ、Ｄは各々ソース、ゲート、ドレイン
１ｔｉのバ、ソドである。Ｃは制御部へ接続するための
パッドである。ここではＡＡ電極のみを表わし、ゲー）
（Ｍｏ）は表示していない。Figure 2 shows a planar structure showing the electrode pattern of the chip.
This is an example. S, G, and D represent the source, gate, and drain 1ti, respectively. C is a pad for connecting to the control section. Only the AA electrode is shown here;
(Mo) is not displayed.
第３図は本チップの等価回路１００と本チップを用いた
整合回路と帯域特性制御の一例である。FIG. 3 shows an example of an equivalent circuit 100 of this chip, a matching circuit using this chip, and band characteristic control.
信号は入力１より入りトランジスタ、整合回路を通り出
力端子２に出力される。モニタ一部３０１で出力をモニ
ターし、制御部３０２により、可変容量ダイオード１０
２に電圧を与え１０２の容量を変化させる。３は制御部
の電源端子、４はパワーＭＯＳＦＥＴの電源端子である
う
笛４図、第５図は、本実施例による改善効果を曲線図で
示す。このうち、第４図は効率の改善効果を破線Ｅで示
す。従来の技術では、たとえば曲線Ｃは点Ｃで整合をと
った時の出力、電力と電力効率の関係を示す。これによ
り点Ｃで効率最大で、出力を低下させるにつれ、効率も
低下することがわかる。曲線Ａ、Ｂは各４点ａ、ｂで整
合をとった時のものである。本発明によれば、出力を低
下させた時Ｋ、可変容量ダイオードの容量変化により、
整合をとり直すため、点線Ｅの様にほとんどフラットな
線となり、効率の低下はほとんどない。A signal enters through input 1, passes through a transistor and a matching circuit, and is output to output terminal 2. The monitor part 301 monitors the output, and the control part 302 controls the variable capacitance diode 10.
A voltage is applied to 2 to change the capacitance of 102. Reference numeral 3 indicates a power supply terminal of the control unit, and 4 indicates a power supply terminal of a power MOSFET. Figures 4 and 5 show the improvement effect of this embodiment in curve diagrams. Of these, in FIG. 4, the efficiency improvement effect is indicated by a broken line E. In the conventional technology, for example, curve C shows the relationship between output, power, and power efficiency when matching is achieved at point C. From this, it can be seen that the efficiency is maximum at point C, and as the output is lowered, the efficiency also decreases. Curves A and B are obtained when matching is achieved at four points a and b, respectively. According to the present invention, when the output is decreased, due to the change in the capacitance of the variable capacitance diode,
Since the matching is re-adjusted, the line becomes almost flat like the dotted line E, and there is almost no drop in efficiency.
第５図は周波数を変化させた時の出力電力の改善効果（
破線Ｆ）を示したもので、第４図の場合と同様Ｋ、周波
数が変化（ａ−＋Ｃ）しても出力はほとんど水平で低下
することがないことが示される。Figure 5 shows the effect of improving output power when changing the frequency (
The broken line F) shows that, as in the case of FIG. 4, even if K and frequency change (a-+C), the output is almost horizontal and does not decrease.
本発明は以上説明したように構成され、一つの半導体チ
ップ内に出力、効率の補償回路を内蔵しているので、出
力、効率の低下がなく、特性が安定し増幅器の消費電力
が低減され、虜源のバッテリーの寿命が伸びる。また、
整合回路の１部も１チツプ内に内蔵しているので、増幅
器の小型化が図れる等の効果を奏する。The present invention is configured as described above, and has a built-in output and efficiency compensation circuit in one semiconductor chip, so there is no decrease in output or efficiency, the characteristics are stabilized, and the power consumption of the amplifier is reduced. Extends the lifespan of your battery. Also,
Since a part of the matching circuit is also built into one chip, there are advantages such as miniaturization of the amplifier.
第１図は本発明の一実施例の可変容量ダイオードを含む
ＭＯＳＦＥＴチップの縦断面図である。
第２図は第１図に対応する電極パターンの平面図である
。
第３図は整合回路の回路図である。
第４図および第５図は本発明の詳細な説明するための曲
線図である。
１０１・・・パワーＭＯＳＦＥＴ、２０５．ＰＳＧ。
１０２・・・可変容量ダイオード、３０１・・・モニタ
ー部、１０３・・・コンデンサー ３０２・・・制御部
、１０４・・・インダクタンス、ｌ・・・入力端子、２
０５・・・酸化膜（ＰＳＧ）、２・・・出力端子、２０
６・・・ダイオードの電極、２０３・・・ＡＪ電極、２
０４・・・エピタキシャルｎ−層。
代理人 弁理± ７□１，１１．ヵ（パ：丈−−−・
し＝
」
丸、２
第 ２ 図
り
一一一一一一±−
−−−」
２６、ｆ ｐｓＱFIG. 1 is a longitudinal sectional view of a MOSFET chip including a variable capacitance diode according to an embodiment of the present invention. FIG. 2 is a plan view of an electrode pattern corresponding to FIG. 1. FIG. 3 is a circuit diagram of the matching circuit. 4 and 5 are curve diagrams for explaining the present invention in detail. 101...power MOSFET, 205. P.S.G. 102... Variable capacitance diode, 301... Monitor section, 103... Capacitor 302... Control section, 104... Inductance, l... Input terminal, 2
05... Oxide film (PSG), 2... Output terminal, 20
6... Diode electrode, 203... AJ electrode, 2
04...Epitaxial n-layer. Agent Attorney ± 7□1,11. KA (Pa: Length---・shi=" circle, 2nd 2nd drawing 111111±- ---" 26, f psQ
Claims (1)
Ｔの入出力整合回路内の並列コンデンサに直列に、かつ
一体に可変容量ダイオードを形成し、このダイオードの
容量の変化により上記整合回路の帯域特性を変化させる
ことを特徴とする半導体装置。 ２、上記可変容量ダイオードは、上記ＭＯＳＦＥＴのチ
ャネル部ｐ層拡散、高耐圧ｎ層拡散およびソースドレイ
ンｎ＾＋拡散を利用することによりＭＯＳＦＥＴの同一
チップ内に形成した請求項１に記載の半導体装置。[Claims] 1. On one main surface of one semiconductor substrate, MOSFE
A semiconductor device characterized in that a variable capacitance diode is integrally formed in series with a parallel capacitor in an input/output matching circuit of T, and the band characteristics of the matching circuit are changed by changing the capacitance of the diode. 2. The semiconductor device according to claim 1, wherein the variable capacitance diode is formed within the same chip of the MOSFET by utilizing channel part p-layer diffusion, high breakdown voltage n-layer diffusion, and source/drain n^+ diffusion of the MOSFET. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15471388A JPH025465A (en) | 1988-06-24 | 1988-06-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15471388A JPH025465A (en) | 1988-06-24 | 1988-06-24 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025465A true JPH025465A (en) | 1990-01-10 |
Family
ID=15590334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15471388A Pending JPH025465A (en) | 1988-06-24 | 1988-06-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025465A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020771A1 (en) * | 1999-09-13 | 2001-03-22 | Telefonaktiebolaget Lm Ericsson (Publ) | A stacked vco resonator |
| JP2002540597A (en) * | 1999-03-19 | 2002-11-26 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Improved integrated oscillator and tunable circuit |
| JP2009297687A (en) * | 2008-06-17 | 2009-12-24 | Igusundo Japan:Kk | Powdering method of aluminum can and powder manufacturing apparatus |
-
1988
- 1988-06-24 JP JP15471388A patent/JPH025465A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540597A (en) * | 1999-03-19 | 2002-11-26 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Improved integrated oscillator and tunable circuit |
| WO2001020771A1 (en) * | 1999-09-13 | 2001-03-22 | Telefonaktiebolaget Lm Ericsson (Publ) | A stacked vco resonator |
| JP2009297687A (en) * | 2008-06-17 | 2009-12-24 | Igusundo Japan:Kk | Powdering method of aluminum can and powder manufacturing apparatus |
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