JPH025157A

JPH025157A - プログラマブルメモリデータ保護技術

Info

Publication number: JPH025157A
Application number: JP1017850A
Authority: JP
Inventors: Sudhakar Boddu; スダカール　ボデュ; Vikram Kowshik; ビクラム　コウシク; Elroy M Lucero; エルロイ　エム．ルセロ
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1988-01-28
Filing date: 1989-01-30
Publication date: 1990-01-10
Also published as: EP0326053A3; KR0127748B1; DE68926718D1; KR890012316A; EP0326053B1; DE68926718T2; EP0326053A2; CA1322414C

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、集積回路メモリ装置に関するものであって、
更に詳細には、電気的に消去可能なプログラム可能読取
り専用メモリ（ＥＥＰＲＯＭ）装置用の集積化した不揮
発性再構成可能データ保護技術に関するものである。

従来技術従来の電子的データ処理システムは、システムにおいて
使用するか又はシステムによって操作されるべき情報の
項目を保持するために格納装置、即ちメモリを使用して
いる。メモリは、複数個のデジタルビット、即ち１又は
０の形態で、通常「ワード」として呼称される情報項目
を格納するための位置からなるアレイを有している。該
アレイ内の各格納位置は、その位置を該メモリアレイ内
に画定する関連したアドレスを有している。情報ワード
を書込むか又は読出すためにその位置へのアクセスは、
その特定したアドレスにおいて実行すべき動作を識別す
る命令と共に、適切なアドレスを特定することによって
得られる。

格納した情報の保護を確保するために、メモリアレイの
ある区域又は該アレイ内の格納位置のグループを「保護
された」ステータスを有するものとして指定し且つこれ
らの保護された区域又は位置へのアクセスを制限する手
段を設けることが一般的である。

保護技術は、データ処理システムと通常関連されるタイ
プの静電的システムメモリ又は磁気的コアメモリなどの
外部バルクメモリ用のものが人手可能である。

例えば、１９６６年８月２日に発行されたＲｏＰ、　　
　Ｃａ５ｅ　　ｅｔ　　ａＲ，（発明者）の米国特許筒
３，２６４，６１５号は、アドレス可能なバルクメモリ
、１グループのアドレスに対して共通的な複数個のアド
レスビットからなるメモリアドレスフィールドを保持す
るためのレジスタ、前記レジスタ内に保持されたアドレ
スフィールドをアクセスすることを要求されたメモリア
ドレスと比較するための比較回路を有するデータ処理シ
ステムを開示している。この比較により、アクセスする
ことを要求されたアドレスが、該フィールドによって特
定されたパターンを有するものであるかどうかが決定さ
れる。制御回路が、該比較の所定の結果に応答して保護
された区域の侵犯に対して信号を与える。該制御回路は
、その様な侵犯の発生に対する信号を発生するために、
比較の結果が等しい場合又は等しくない場合の何れかの
結果に対して発生させることが可能である。従って、該
アドレスフィールドは、保護されている区域か又は非隣
接的保護された区域を分離する保護されていない区域の
何れかを特定することが可能である。保護された区域の
寸法における変化は、比較されねばならないフィールド
におけるアドレスビット数を変化させることによって達
成される。比較されるべきビット数を識別する値を保持
するカウントレジスタは、この処理を制御する。該フィ
ールドレジスタ、カウントレジスタ、及びどの比較結果
が保護された区域の侵犯に対して信号を発生するかを決
定する回路は、すべて、プログラム制御に従属するもの
であり、従ってそれらの内容及びステータスは任意に変
化させることが可能である。

１９７１年４月６日に発行されたＨ、Ｇ、Ｃｒａｇｏｎ
　（発明者）の米国特許第３，５７３゜８５５号は、バ
ッファチャンネル上方の薄膜メモリへ及びそれからアク
セス可能な演算ユニットを有する中央処理装置が設けら
れているデータ処理システムを開示している。このシス
テムは、読取られるべきデータ、書込まれるべきデータ
、及び実行のためにフェッチされるべき命令に対して上
部及び下部のメモリ限界を格納するためのレジスタが設
けられている。比較回路は、各メモリ要求を該レジスタ
ファイル内に格納されている限界と比較するためにメモ
リからの要求に応答する。メモリアクセス用の要求は、
そのアクセスが特定した限界内にあることを比較が表わ
している場合にのみ、イネーブルされる。

１９７３年６月２６日に発行されたＩ　ｎｏｕｅｅｔ　
　ａｇ、　　（発明者）の米国特許第３，７４２．４５
８号は、オーバーライティング及びメモリの選択した部
分の内容の破壊に対する柔軟な保護のための装置を開示
している。各メモリユニットは、該メモリ内にデータを
書込むためのメモリユニット及び命令を識別すべく機能
する独特なメモリアドレス番号が割り当てられている。

該アドレスは、保護されるべき別個のメモリ部分を画定
するある範囲の数に分離されており、該範囲の境界にお
ける番号は保護される範囲を柔軟に決定するためにリセ
ットすることが可能なレジスタ内に挿入される。従って
、該メモリ装置は三つの異なった部分、即ち該メモリユ
ニットへ自由な書込みアクセスを許容するもの、該メモ
リユニットへすべての書込みアクセスを差し控えさせる
もの、及び手動又はプログラム可能な制御のために配列
させることが可能なフリップフロップの如き装置のセツ
ティングに従って書込みアクセスを許可するか又は差し
控えさせるべく茶件付けされるものの三つの部分に分層
されている。メモリユニットを変更すべき命令が発生す
ると、それと関連するアドレス番号がレジスタ内に挿入
され且つそれらのレジスタ内の範囲境界番号とデジタル
比較器によって比較される。次いで、ゲートが、その比
較の！果に従って該メモリユニットへのアクセスヲＦＦ
可するか又は禁止し、その際に各メモリユニット内への
データの挿入を制御し且つ該メモリ装置の選択した部分
への保護を与える。

モノリシック集積回路メモリ装置において、読取り専用
メモリ（ＲＯＭ）は、完全にデータ保護されているもの
と考えられる。なぜならば、ＲＯＭのプログラミング即
ち書込み動作は製造過程中に単に一度行なわれるに過ぎ
ないからである。即ち、−度プログラム即ち書込みが行
なわれると、ユーザはＲＯＭの内容を変更することがで
きないようになっている。紫外線消去可能な書込み可能
ＲＯＭ　（ＵＶＥＰＲＯＭ）は、メー１１−りの内容を
変更するための柔軟性をユーザに与えている。しかしな
がら、ＵＶＥＰＲＯＭの内容を変更するためには、最初
に、紫外線を使用してメモリ全体を消去することが必要
であり、次いでそれを所望のデータパターンで再度プロ
グラムする即ち再書込みを行なうことが必要である。別
のタイプのＲＯＭは、いわゆる電気的に消去可能なＲＯ
Ｍ（ＥＥＰＲＯＭ）である。このタイプのメモリは、シ
ステム内プログラミング即ちシステム内書込みを与えて
おり、他のＲＯＭのように、それも不揮発性である。

上述したバルクメモリの例の場合における如く、ユーザ
が、最終的なデータパターンを決定した後に、メモリ内
に内容を永久的に格納することを欲する場合にモノリシ
ックメモリ装置に対するメモリ保護の必要性が発生する
。ＵＶＥＰＲＯＭ及びＥＥＰＲＯＭの両方とも、意図的
な又は偶発的なデータの変動の影響を受けやすい。従っ
て、これらのタイプの装置に対してデータの安全性を与
える何等かの手段を提供することが高度に望まれている
。

目　　的本発明は、以上の点に鑑みなされたものであって、メモ
リアレイ内の保護されたレジスタの数はユーザによって
制御することが可能であり且つ保護されたレジスタの範
囲はデータ変更に対して完全に保護されているすべての
レジスタに対して最後のレジスタからのみ変化させるこ
とが可能であるメモリ保護技術を提供することを目的と
する。

構成Ｎをアレイ内の全レジスタ数と等しいか又はそれより小
さい値として、Ｎ個のレジスタを、特別の集積化したメ
モリ保護レジスタ内に保護されるべき最初のレジスタの
アドレスをプログラミング即ち書込むことによってデー
タの変更に対して保護することが可能である。メモリ保
護レジスタ内に特定されたアドレスと等しいか又はそれ
より大きなアドレスを持ったすべてのメモリレジスタは
、古込み動作から保護される。このアドレスは、すべて
の保護されたレジスタに対して永久的なデータの安全性
を与えるためにメモリ保護レジスタ内に「ロック」させ
ることが可能である。即ち、メモリアレイの一部をＲＯ
Ｍへ変換させることか可能である。メモリ保護レジスタ
は、電気的に消去可能な要素を有する不揮発性レジスタ
である。

実施例第１図は、電気的に消去可能で書込み可能な読取り専用
メモリ（ＥＥＦＲＯＭ）装置１０の基本的な構成要素を
示している。装置１０は、ＥＥＰＲＯＭアレイ１２を有
しており、該アレイは各１６ビツトの２５６個のデータ
格納レジスタへ分割されている。アレイ１２内の格納レ
ジスタの各々は、それと関連するアドレスを有しており
、該アドレスは、最初のレジスタ（即ちＲ＋）から最後
のレジスタ（即ちＲ２５６）へ逐次的に格納レジスタを
画定している。後に更に詳細に説明する如く、本発明に
よれば、アレイ１２内のＮ個のレジスタ（Ｎ≦２５６）
を、保護されるべきメモリアレイ１２内の最初のレジス
タのアドレスを特別のオンチップのメモリ保護レジスタ
１４内にプログラミング即ち書込むことによってデータ
の変更に対し保護することが可能である。その後に、メ
モリ保護レジスタ１４内に格納されているアドレスと等
しいか又はそれより大きなアドレスを有するアレイ１２
内の格納レジスタ内のデータを変更するためのすべての
試みは無視される。

第１図に示した如く、命令レジスタ１６内に書込み命令
を直列的にクロック動作させ次いで該書込み命令におい
て特定されるアドレス内に書込むべき１６ビツトのデー
タをデータシフトレジスタ１８内にクロック動作させる
ことによ７てメモリアレイ１２内にデータが書込まれる
。１６ビツトのデータがデータシフトレジスタ１８内に
クロック入力された後に、このデータは、単一の自己同
期した７、５ｍｓの書込みサイクルにおいてセンスアン
プ２０を介してアレイ１２内の特定した格納レジスタへ
並列的に転送される。

読取り命令が命令レジスタ１６から８ビットアドレスレ
ジスタ２２内へ読取られるべき最初のメモリレジスタの
アドレスをロードする。次いで、アレイ１２内のアクセ
スした格納レジスタからのデータが、データシフトレジ
スタ１８へ並列的に転送され、次いでデータ出力ビンＤ
へ直列的にクロック出力される。アレイ１２からデータ
を読取るための特定の技術は、本日同日付けをもって出
願される発明者Ｋｏｗｓｈｉｌｃ　　ｅｔ　　ａＩ！、
の「ユーザが画定した開始アドレスを有する直列メモリ
の逐次的読取りアクセス（ＳＥＱＵＥＮＴＩＡＬ　　Ｒ
ＥＡＤ　　ＡＣＣＥＳＳ　　ＯＦ　　５ＥＲＩＡＬ　　
ＭＥＭＯＲＩＥＳ　　ＷＩＴＨＡ　　ＵＳＥＲ−ＤＥＦ
ＩＮＥＤ　　５ＴＡＲＴＩＮＧ　　ＡＤＤＲＥＳＳ）Ｊ
という名称で本願出願人に譲渡されている特許出願に更
に詳細に説明されている。

上述した如く、アレイ１２内のＮ個のレジスタ（Ｎ≦２
５６）を、保護レジスタ１４をプログラミング即ち書込
むことによってデータの変更に対する保護を与えること
が可能である。このレジス夕は、保護されるべきアレイ
１２内の最初のレジスタのアドレスを格納する。この保
護レジスタ１２内に特定されたアドレスと等しいか又は
それより大きなアドレスを有するすべてのレジスタは、
書込み動作から保護される。′このアドレスは、保護さ
れたレジスタのすべてに対して永久的なデータの安全性
を与える、即ちＥＥＰＲＯＭアレイ１２の一部をＲＯＭ
へ変換させるためにこの保護レジスタ内に「ロック」さ
せることが可能である。

第２図は、本発明のメモリ保護技術の簡単なブロック図
を与えている。ｒＡｐＪは、メモリ保護レジスタ１４内
に格納されるアドレスである。後に更に詳細に説明する
如く、保護レジスタ１４は、電気的に消去可能な要素を
有する不揮発性レジスタである。アドレス比較器１３は
、保護レジスタ１４内に格納されたアドレスを現在の入
力アドレスＡｉｎと比較する。アレイ１２に対する書込
みイネーブル信号ＷＥＮは、Ａｐ＞Ａｉｎである場合に
のみ、高状態となり、適宜のアドレスデコーダ１５をイ
ネーブルさせる（第１図参照）。注意すべきことである
が、「保護レジスタクリア（ＰＲＣＬＲ）Ｊ命令（Ｒ８
−１）を実行することによってアレイ１２全体を非保護
状態とさせることが可能である。この場合、アレイ１２
は通常のＥＥＰＲＯＭの如く動作し、アレイ１２内の何
れのレジスタもプログラム即ち書込みを行なうことが可
能である。

全アレイ１２を保護するためには、保護レジスタ１４を
アレイ１２内の最初のレジスタのアドレスでプログラム
し、それにより全アレイ１２がＲＯＭへ変換される。ア
レイ１２の一部のみヲ保護するためには、保護レジスタ
１４を最初のアドレスよりも大きなアドレスでプログラ
ムする。その後に、保護レジスタ１４内に格納されてい
るアドレスと等しいか又はそれより大きなアドレスを有
するレジスタのみがデータ変更に対して保護される。

保護されたレジスタのフィールドのプログラミングを永
久的にディスエーブルさせるためには、「保護レジスタ
ディスエーブル（ＰＲＤＳ）Ｊと呼ばれる特別の命令を
実行することによって保護レジスタアドレスを保護レジ
スタ１４内に「ロック」させることが可能である。この
命令が保護レジスタ１４内に格納されたアドレスを「ロ
ックイン」すると、ユーザが保護されたアドレスの範囲
を変化することはできなくなる。

第３図は、本発明に基づくメモリ保護回路の一実施例を
示した概略図である。第４図は、ＰＲＤＳ命令を使用す
る「ロックイン」回路の回路図を示している。第４図に
は、更に、第３図に示したＤＥＴ−Ａ及びＤＥＴ−Ｃブ
ロック２４及び２６に対する詳細な回路も包含されてい
る。第３図に示したアドレス比較器は、入力アドレスＡ
。−Ａ７を保護レジスタアドレスＲ８−Ｒ７と比較し、
且つＡ７がＲ７よりも小さい場合にその出力ＷＥＮは高
状態である。第４図におけるｌ”ＰＡＤＸＪは、ボンド
されていない内部のテストパッドであり、且つ「ＥＰＲ
Ｊは「イネーブル保護レジスタ」である。

基本的なメモリ保護レジスタラッチ回路２６は、第４図
に示した如く、２個の副回路を有している。

第一の副回路は、交差結合したスタティックラッチであ
り、それは２個のＰチャンネル電界効果トランジスタ３
４及び３６と２個のＮチャンネル電界効果トランジスタ
３８及び４０を有している。

第二の副回路は、２個の不揮発性メモリトランジスタ４
２及び４４を有している。

トランジスタ３４及び３８のドレインは、ノードＡにお
いて互いに結合されている。トランジスタ３６及び４０
のドレインはノードＢにおいて互いに結合されている。

トランジスタ３４及び３６のソースは正供給電位ｖＣＣ
へ接続されている。

トランジスタ３８及び４０のソースは接地電位■ＳＳへ
接続されている。トランジスタ３４及び３８のゲートは
互いに結合されており且つノードＢへも結合されている
。

トランジスタ４２及び４４はＮチャンネル浮遊ゲートＭ
Ｏ８ＦＥＴ装置であり、その浮遊ゲートはポリシリコン
層内に形成されており且つ制御ゲートは埋め込みＮ十注
入マスクによってバルクのシリコン内に選択的に画定さ
れている。メモリトランジスタ４２の浮遊ゲート（ノー
ドＣ）は、カップリングコンデンサ４６を介してその制
御ゲート（ノードＤ）へ容量的に結合されている。カッ
プリングコンデンサ４６は、１基本的には、ポリシリコ
ン浮遊ゲートと第５Ａ図に示した如く薄い酸化物マスク
によって露出された埋め込みＮ十注入区域とのオーバー
ラツプによって形成されている。

同様に、メモリトランジスタ４４の浮遊ゲート（ノード
Ｅ）は、カップリングコンデンサ４８を介してその制御
ゲート（ノードＦ）へ容量的に結合されている。

それらのそれぞれの制御ゲートへ容量的に結合されるこ
とに加えて、トランジスタ４２及び４４の浮遊ゲートは
、比較的小さな面積のトンネル動作用コンデンサ５０及
び５２を介して、それぞれ、トランジスタ４４及び４２
の制御ゲートへ容量的に交差結合されている。第５Ｂ図
に示した如く、トンネル動作用コンデンサ５２及び５０
は、トランジスタ４２及び４４の浮遊ゲートと、薄い酸
化物マスクによって露出され且つそれぞれトランジスタ
４４及び４２の制御ゲートと電気的に共通している埋め
込みＮ十注入区域とのオーバーラツプによって形成され
ている。カップリングコンデンサ４６．４８及びトンネ
ル動作用コンデンサ５０及び５２の両方が、浮遊ゲート
と制御ゲートとの間に比較的薄い酸化物（１００人）の
絶縁体を有している。

メモリ要素４２のドレインは、交差結合型スタティック
ラッチと共に上方に画定されたノードＢへ結合されてい
る。同様に、メモリ要素４４のドレインは、前に画定し
たノードＡへ結合されている。メモリ要素４２及び４４
の両方のソースは接地電位ｖＳＳへ接続されている。

上述した容量結合に加えて、第２図に示したラッチのレ
イアウトにおいて本質的な付加的な寄生容量がある。こ
れらは、薄くない酸化物区域内の浮遊ゲート対制御ゲー
トオーバーラツプ容量と、メモリトランジスタ内の浮遊
ゲートに対するソース及びドレインのオーバーラツプに
起因する容量を包含している。

第５Ａ図及び第５Ｂ図は、メモリセル要素４２及び４４
の断面を概略示している。

第５Ａ図において、領域３００は、Ｐ型シリコンを有し
ており、その中に、ＮチャンネルＣＭＯＳトランジスタ
用に高度にドープしたＮ＋ソース領域及びドレイン領域
が形成されている。領域３００内には、更に、埋め込み
Ｎ十拡散が形成されており、それらはソース／ドレイン
Ｎ十領域と比較してそれ程高度にはドープされていない
。該埋め込みＮ十領域は、メモリトランジスタの制御ゲ
ートを形成するために使用され、且つ本回路のその他の
部分における導電性アンダーバス用に使用することも可
能である。トランジスタ４２及び４４の制御ゲートは、
第５Ａ図及び第５Ｂ図の断面図に示されている。トラン
ジスタ４２及び４４の浮遊ゲート（ノードＣ及びＥ）も
、第５Ａ図及び第５Ｂ図に示されており、且つ導電性多
結晶シリコンから構成されている。トランジスタ４２の
ポリシリコン浮遊ゲートは、カップリング即ち結合用酸
化物４６と、トンネル動作用酸化物５０と、ゲート酸化
物５４と、埋め込みＮ十領域３０１上の酸化物と、フィ
ールド酸化物３０２とによって、結晶シリコンから分離
されている。埋め込みＮ＋領域３０１上の酸化物は、ゲ
ート酸化物３０及び３２よりも実質的に一層厚くなって
いる。フィールド酸化物領域３０２は、領域３０１にお
ける酸化物よりも実質的に一層厚くなっている。

カップリング酸化物及びトンネル動作用酸化物にそれぞ
れ起因する容量性カップリング「ＣＣ０ｕｐＪ及びｒＣ
ｔｕｎＪに加えて、シリコン基板内の埋め込みＮ十領域
上の酸化物によって形成されるその制御ゲートに対する
ポリシリコン浮遊ゲートのオーバーラツプに起因してト
ランジスタ４２の浮遊ゲートもそれ自身の制御ゲートへ
容量的に結合されているｒＣｂｎ＋ｇＪ。別の容量成分
子ＣＮ１ｄＪは、フィールド酸化物領域３０２内の基板
に対するポリシリコン浮遊ゲートのオーバーラツプに起
因するものである。

第４図に示した如く、本ラッチ２６においてプログラム
即ち書込みを行なうためには、約５乃至１０ミリ秒の間
二つのプログラミングノードＤ又はＦの一方へ高プログ
ラミング電圧ｒＶＰＰＩＪ（１２−１７Ｖ）を印加せね
ばならない。ｖｐｐＩがノードＤへ印加される場゛合を
考えると、他方のプログラミングノードＦは接地電位に
維持されねばならない。浮遊ゲート上に電荷を有するこ
とのない出来立てのセルの場合、トンネル動作用酸化物
５０を横断してＲｇ−ＶＰＰＩに等しい初期電圧か表わ
れる。即ち次式の如くである。

Ｃｆｐｄ：フィールド酸化物に起因する浮遊ゲート対基
板容量Ｃｇｏｘ　：ゲート酸化物に起因する浮遊ゲート対基板
容量Ｃｂｎ＋ｔ　：　トンネル動作用酸化物の回りの埋め込
みＮ十酸化物に起因する浮遊ゲート対隣接セル制御ゲー
ト容量。

トンネル動作用酸化物を横断しての初期的な電界ｒＥＪ
は次式で与えられる。

比Ｃｃｏｕｐ　：カップリング酸化物に起因する浮遊ゲー
ト対制御ゲート容量Ｃｂｎ＋ｇ：ゲート領域の回りの埋め込みＮ＋酸化物に
起因する浮遊ゲート対制御ゲート容量Ｃｔｕｎ：）ンネ
ル動作用酸化物に起因する浮遊ゲート対隣接セルの制御
ゲート容量尚、Ｔｔｕｎ：）ンネル動作用酸化物の厚さ
ＶＰＰＩ：メモリセルの制御ゲートへ印加された電圧初期的な電界ｒＥＪが９乃至１０ｍＶ／ｃｍのオーダで
ある場合、十分な数のエレクトロンが、トンネル酸化物
を介して、トランジスタ４２の浮遊ゲート上にトンネル
動作し、ノードＣ上に正味負の電荷を格納し、この装置
のスレッシュホールド電圧において知覚しうる程度の正
のシフトを与える。又、トランジスタ４４の浮遊ゲート
は、Ｒｇ−ＶＰＰＩに等しい初期電圧に至るまで容量的
に結合されており、従って次式が成り立つ。

トランジスタ４４の浮遊ゲートに関連するトンネル酸化
物を横断しての初期的電界は次式によって与えられる。

初期的電界ｒＥＪが９乃至１０ｍＶ／Ｃｍのオーダであ
る場合、十分な数のエレクトロンがトランジスタ４４の
浮遊ゲートからトンネル酸化物を介してトンネル動作じ
、ノードＥ上に正味正の電荷を格納し、この装置のスレ
ッシュホールド電圧において知覚しつる程度の負のシフ
トを与える。

不揮発性メモリ要素へ高電圧ＶＰＰＩを印加することに
よる正スレッシュホールド電圧シフトの動作は、「消去
（ＥＲＡＳＥ）Ｊとして知られており、且つ負のスレッ
シュホールド電圧シフトの動作はＥＥＦＲＯＭの用語に
おいて「書込み（ＷＲＩＴＥ）Ｊとして知られている。

これら消去及び書込み動作の両方とも自己制限型である
。消去期間中、初期的電界「Ｅ」は、次式の関係に従う
エレクトロンのノアウラ／ノルドハイム導通をセットア
ツプする。

しかしながら、より多くのエレクトロンがトンネル酸化
物を介してトンネル動作し且つポリシリコン浮遊ゲート
上に回収されるにつれて、電界ｒＥＪは時間と共に減少
する。

究極的に、電界ｒＥＪは非常に低くなり、極めて少数の
エレクトロンが該酸化物を介してトンネル動作し、且つ
それ以後のスレッシュホールド電圧シフトは無視しうる
ちのとなる。同様に、書込み動作期間中、初期的電界「
Ｅ′」は、次式に従うノアウラ／ノルドハイム導通をセ
ットアツプする。

尚、ａ、ａｌ、Ｂ、Ｂｌは、インジェクション界面にお
ける実効エネルギ障壁高さ及びトンネル絶縁体内のエレ
クトロンの実効質量比に依存する物理定数である。Ａは
、トンネル絶縁体の面積である。

書込み動作期間中、電界「Ｅ′」も、徐々に浮遊ゲート
からトンネル酸化物を介してエレクトロンがトンネル動
作を行ない且つ究極的に浮遊ゲートを去って正味の正電
荷とするに従い、時間と共に減少する。この時点におけ
る電界「Ｅ′」は非常に低く、従ってトンネル酸化物を
介してトンネル動作を行なうエレクトロンは非常に少数
であり且つそれより後のスレッシュホールド電圧シフト
は無視しうるちのである。

読取りモードの期間中、両方のメモリ要素（ノードＤ及
びＦ）の制御ゲートは、接地電位に保持され、且つトン
ネル酸化物を横断しての電界は最少であり且つプログラ
ミング（書込み）動作に起因する浮遊ゲート上の電荷に
起因するのみである。

これらの低電界においての電荷のトンネル動作は無視し
うるちのであり、且つこのことはデータ保持時間が長い
ことに対応している（Ｔｊ〈又は−１５０℃の場合、１
０年以上のオーダ）。従って、該電気的に変更可能ラッ
チにおけるこれら二つのメモリ要素は、それぞれの消去
（エンハンスメント）及び書込み（デプリション）され
た状態にプログラムされたままとなる。トランジスタ４
２が消去され且つトランジスタ４４に書込みが行なわれ
る場合（第１図参照）、パワーが最初に本装置に対して
ターンオンされると、以下の如きシーケンスの事象が発
生する。

（ａ）トランジスタ４４がオンであり且つデプリション
モードにあるので、ノードＡは低状態ヘプルされる。

（ｂ）ノードＡが低状態にいくことにより、トランジス
タ３６及び４０によって形成されるインバータをその出
力が高状態となるように強制させる。トランジスタ４２
がオフ（消去）であるので、ノードＢがｖＣＣへ向かっ
てプルアップすることを許容する。

（Ｃ）高状態へ向かうノードＢは、トランジスタ３４及
び３８によって形成されるインバータの出力（即ち、ノ
ードＡ）を、更に接地電位へ向かって強制させる。

究極的に正のフィードバックに起因して、ノードＢはｖ
ＣＣヘブルプルプし、且つノードＡはＶＳＳへ向かって
プルダウンする。この時点において、これら二つの交差
結合型インバータは、それぞれの適切な状態ヘラッチさ
れ、且つ本回路によってり、　　Ｃ，パワーが消費され
ることはない。

本ラッチの適切な動作のために、書込みが行なわれたメ
モリ要素の電流シンク（吸い込み）能力は、それが本ラ
ッチをその適切なプログラムされた状態へ設定するのに
十分に低い状態に対応する交差結合型ラッチノードをプ
ルすることが可能であるようなものとすべきである。

上述したラッチ回路２６は、第１図に示した如く、高電
圧インバータ回路２４と共に使用することが可能である
。ラッチ回路２６は、本願と同日付けを持って出願した
発明者Ｂｏｄｄｕ　　ｅｔａｌｌ　の「ゼロパワー電気
的変更可能不揮発性ラッチ（ＺＥＲＯＰＯＷＥＲ，ＥＬ
ＥＣＴＲＩＣＡＬＬＹ　　ＡＬＴＥＲＡＢＬＥ、Ｎ０Ｎ
ＶＯＬＡＴＩＬＥ　　ＬＡＴＣＨ）Ｊという名称の本願
出願人に譲渡されている特許出願に詳細に説明されてい
る。

保護レジスタ論理回路２４の目的は、その入力端におけ
る低（ＶＳＳ）及び高（ＶＣＣ）ＣＭＯＳレベルを、そ
れぞれ、高（拳ＶＰＰＩ　　１２−１７Ｖ）及び低（Ｖ
ＳＳ）レベルへ変換させることである。従って、プログ
ラミング即ち書込みモードの期間中（ＴＲＯＧ−ＶＣＣ
，ＰＲＯＧＢ−ＶＳＳ）　、ＤＡＴＡＩＮＢ−低ＣＭＯ
ＳＬ、ベルテあると、ノードＧは低状態ヘプルされ、こ
のことはＮチャンネルＭＯ３ＦＥＴ５８をターンオフさ
せ且つＰチャンネルＭＯ３ＦＥＴ６０をターンオンさせ
る。このことは、ノードＤをＶＰＰＩヘプルアップさせ
且つＰチャンネルＭＯ８ＦＥＴ６２をターンオフさせる
ことを許容する。

その他の場合、プログラミングモードの期間中ＤＡＴＡ
　Ｉ　ＮＢ−高ＣＭＯＳレベルであると、ノードＧはＣ
ＭＯＳ高レベルへ向かってプルアップし、その際にＮチ
ャンネルｍ１Ｏ３ＦＥＴ５８をターンオンし且つＰチャ
ンネルＭＯＳＦＥＴ６０をターンオフさせる。ノードＤ
はＶＳＳへプルダウンされ、その際にＰチャンネルＭＯ
ＳＦＥＴ６２をターンオンし、それはノードＧをＶＰＰ
Ｉへ向けてプルし、ＰチャンネルＭＯＳＦＥＴ６０をオ
フした状態に維持する。従って、回路２４は、高電圧イ
ンバータの如く動作する。

同様の回路ブロック２４を、第４図に示したメモリ要素
４４の制御ゲートへ接続させることが可能である。この
具体例を第６図に示しである。この回路は、プログラム
サイクル期間中にＲＥＳＥＴＢ信号を低状態とさせるこ
とによって、不揮発性ラッチのＤＡＴＡＯＵＴ　（ノー
ドＢ）を低（ＶＳＳ）状態ヘリセットさせるために使用
することが可能である。

第６図は、本発明に従って本不揮発性う・ソチ回路２６
を使用することが可能な一つの可能な溝成を示している
。

回路ブロック６４は、基本的なビルディングブロックと
して上述した不揮発性ラッチ回路２６を有するｒＮＪ　
ビット長のレジスタを有している。

回路ブロック６６は、上述したｒＮＪ個の高電圧インバ
ータ回路２４を有しており、その各々の出力はブロック
６４内の対応する不揮発性ラッチ２６の入力端へ供給さ
れる。

回路ブロック６４内のｒＮＪ個の不揮発性ラッチ要素及
び回路ブロック６６内のｒＮＪ個の高電圧インバータに
加えて、第６図に示した２個の付加的な高電圧インバー
タ及び１個の付加的な不揮発性ラッチ要素が設けられて
いる。すべての高電圧インバータは、共通の入力として
ＶＰＰＩ及びＰＲＯＧを有している。上部回路ブロック
２４′は、他の入力としてｒＰＲＯＧＢＪ及びｒＰＲｏ
Ｇ−ＤＩ　５ＡＢＬＥＢｊを有しており、且つその出力
ｒＤＩＳＡＢＬＥＪは、付加的な回路ブロック２６′の
メモリ要素の一つの制御ゲートへ供給される。回路ブロ
ック２６′内の他のメモリ要素の制御ゲートはｖＳＳへ
接続されている。回路ブロック２６′の出力ｒＰＲＯＧ
−ＤＩ　５ＡＢＬＥＪは、残りのＮ＋１個の高電庁イン
バータ２４への共通入力として機能する。回路ブロック
６６の外側の第二高電圧インバータ２４′は、その最後
の残りの入力端をｒＲＥＳＥＴＢＪと呼ばれる信号へ接
続させており且つその出力ｒＲＥｓＥＴＪを回路ブロッ
ク６４内の各不揮発性要素の一つの入力端へ接続させて
いる。回路ブロック６６内の各高電圧インバータ要素の
最後の入力端は、第６図に示した如く、回路ブロック６
４内の対応する不揮発性ラッチ２６、の入力端へ接続し
ている。

回路ブロック６４の外側の回路ブロック２４内の交差結
合型インバータのトランジスタ比は、最初のＰＲＯＧ−
ＤＩ　５ＡＢＬＥ操作が行なわれる前に該回路をＰＲＯ
Ｇ−Ｄ　Ｉ　５ＡＢＬＥ−ＶＳＳでパワーアップするよ
うに設定することが可能である。このことは、回路ブロ
ック６４内のすべての不揮発性要素に関してＲＥＳＥＴ
即ちリセット動作を行なうことを可能とする。このＲＥ
ＳＥＴ動作は、すべてのビットＡＯ−ＡＮを０ヘリセツ
トする。次いで、所望のビットパターンＡＤＤＢ１−Ａ
ＤＤＢＮを、プログラムサイクル期間中有効なその他の
入力ＶＰＰ　Ｉ　　ｒ１２−１７ＶＪ　、ＰＲＯＧ−Ｖ
ＣＣＳＤ　Ｉ　５ＡＢＬＥ−ＶＳＳと共に、回路ブロッ
ク６６へ入力させることが可能である。

プログラミングサイクル（典型的に５　１０ｍ５）の後
に、ビットパターンＡＯ−Ａ７は、回路ブロック６６へ
入力された所望のビットパターンＡＤＤ１−ＡＤＤＮと
同一とすべきである。

所望のビットパターンをプログラム入力させると、ＰＲ
ＯＧ−Ｄ　Ｉ　５ＡＢＬＥ動作を行なうことによって回
路ブロック６４を爾後のパターン変化からディスエーブ
ルさせることが可能である。このことは、すべてｖＣＣ
にあるＲＥＳＥＴＢ及びＡＤＤＢＩ−ＡＤＤＢＮでプロ
グラミング動作の期間中ＰＲＯＧ−ＤＩ　５ＡＢＬＥ入
力をＶＳＳとすることによって行なわれる。この動作は
信号ＰＲＯ，Ｇ−Ｄ　Ｉ　５ＡＢＬＥを永久的に高状態
とさせ、その際に回路ブロック６４内における将来のす
べてのパターン変化をディスエーブルさせる。

本発明の特定の実施例を以下に説明する。即ち、ａ）８
ピン・デュアルインライン・小外形パッケージ内におけ
る装置１０である。ＰＥ（プログラムイネーブル）ピン
は、偶発的なプログラミングに対してのエキストラな安
全性を与える。任意のプログラム命令をロードする間Ｐ
Ｅビンは「高状態」に保持されねばならない。しかしな
がら、命令をロードした後に、ＰＥピンはｒｄｏｎ’　
　ｔｃａｒｅＪ状態となる。ＰＲＥ　（プロテクトレジ
スタイネーブル）ピンは、すべてのプロテクトレジスタ
動作に対して与′えられる。下の表１は、装置１０に対
する命令をリストしたものである。

ＶＣＣが最初にＥＥＰＲＯＭ装置１０へ印加されると、
それは書込みディスエーブル状態でパワーアップし、即
ちすべてのプログラミングモードはＷＲＩＴＥ　　ＥＮ
ＡＢＬＥ（ＷＥＮ）命令によって先行されねばならない
。ＷＲＩＴＥ　　ＥＮＡＢＬＥ命令が実行されると、Ｗ
ＲＩＴＥ　　ＤｉｓＡＢＬＥ　（ＷＤＳ）命令が実行さ
れるか又はＶＣＣが装置１０から取り除かれるまでプロ
グラミングはイネーブル状態を維持する。ハードウェア
（ＰＥピン）の解決法に加えて、このデータ安全性に対
するソフトウェアの解決法は、不本意な書込みサイクル
に対して事実上誤りのない保護を与えている。プロテク
トレジスタ１４内に格納されているアドレスに対して書
込みを行なうか又はそれを変更するためには、正確な命
令のシーケンスを実行せねばならない。そうでなければ
、その命令は無視される。適切なシーケンスとは次の如
きものである。即ち、最初に装置１０は書込みイネーブ
ル状態とされねばならず、第二にプロテクトレジスタイ
ネーブル（ＰＲＥＮ）命令が実行されねばならない。Ｐ
ＲＥＮ命令の直後に、プロテクトレジスタクリア（ＰＲ
ＣＬＥＡＲ）　、プロテクトレジスタライト（ＰＲＷＲ
ＩＴＥ）　、又はプロテクトレジストディスエーブル（
ＰＲＤＳ）命令が続けられねばならない。プロテクトレ
ジスタ動作は、正確にこのシーケンスに従って行なわれ
ねばならず、且つプロテクトレジスタ１４に対してデー
タの安全性を与えるために特に意図されて構成されてい
る。ＰＲＣＬＥＡＲ命令はプロテクトレジスタ１４内に
格納されているアドレスをクリアし、且つアレイ１２内
のすべてのレジスタから書込み保護を除去する。ＰＲＷ
ＲＩＴＥ命令は、保護されるべきアレイ１２内の第一レ
ジスタのアドレスをプロテクトレジスタ１４内に書込む
ために使用される。従って、ユーザが決定したアドレス
のフィールドを書込み操作から保護することが可能であ
る。ＰＲＤＳ命令は、プロテクトレジスタ１４を変更不
可能にさせる一度だけの命令であり、特定したレジスタ
をデータ変更に対し永久的に保護させることを可能とす
る。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることはもちろんである。

【図面の簡単な説明】

第１図は本発明に基づくメモリデータ保護技術を使用す
る４にビットＥＥＰＲＯＭアレイの基本的要素を示した
ブロック図、第２図は本発明に基づくメモリデータ保護
技術を示したブロック図、第３図は本発明に基づくメモ
リデータ保護回路の一実施例を示した回路図、第４図は
第３図に示したプロテクトレジスタロジック及びメモリ
プロテクトレジスタ回路ブロック２４及び２６の実施例
を詳細に示した回路図、第５Ａ図は第４図に示した如き
ラッチ２６内において使用される不揮発性メモリセルの
一部を示した概略断面図、第５Ｂ図は第４図に示したラ
ッチ２６において使用される不揮発性メモリセルの第二
の部分を示した概略断面図、第６図は本発明に基づく第
４図に示したラッチ２６を使用する状態を示したブロッ
ク図、である。１０　：１２　：１４　：１６　；１８：２０　：２２　：２６　：（符号の説明）Ｅ　Ｅ　Ｐ　ＲＯＭ装置ＥＥＰＲＯＭアゝレイメモリプロテクトレジスタ命令レジスタデータシフトレジスタセンスアンプ８ビットアドレスレジスタ基本メモリプロテクトレジスクラッチ回路

Claims

【特許請求の範囲】１、モノリシック半導体集積回路メモリ装置において、
複数個のプログラム可能なデータ格納レジスタを有する
メモリアレイが設けられており、前記アレイ内の前記複
数個の格納レジスタの各々はそれと関連するアドレスを
有しており、そのアドレスは前記アレイ内の最初のレジ
スタから前記アレイ内の最後のレジスタへ逐次的な複数
個の格納レジスタを画定しており、予め選択した格納レ
ジスタ以上のアドレスを持った前記アレイ内のすべての
レジスタが書込み動作から保護されるように前記メモリ
アレイ内の予め選択した格納レジスタのアドレスを格納
する集積化したメモリ保護レジスタを設けたことを特徴
とするモノリシック半導体集積回路メモリ装置。２、特許請求の範囲第１項において、前記保護レジスタ
内に格納されるアドレスを変化することが可能であるよ
うに前記メモリ保護レジスタがプログラム可能であるこ
とを特徴とするモノリシック半導体集積回路メモリ装置
。３、特許請求の範囲第１項において、前記書込み保護さ
れた格納レジスタが読取り専用格納レジスタへ変換され
るように前記メモリ保護レジスタ内に前記予め選択した
格納レジスタのアドレスを永久的にロックする手段を有
することを特徴とするモノリシック半導体集積回路メモ
リ装置。４、モノリシック半導体集積回路メモリ装置において、
複数個のプログラム可能なデータ格納レジスタを有する
メモリアレイが設けられており、前記アレイ内の前記複
数個の格納レジスタの各々はそれと関連するアドレスを
有しており、そのアドレスは前記アレイ内の最初のレジ
スタから前記アレイ内の最後のレジスタへ逐次的に複数
個の格納レジスタを画定しており、前記アレイ内の予め
選択した数のレジスタを書込み動作に対して保護する回
路が設けられており、前記回路が、ａ）イネーブル信号を受取ると共に入力アドレスをデコ
ードし且つデータをアクセスされた格納レジスタへ書込
むことが可能であるように前記入力アドレスに対応する
前記アレイ内の格納レジスタのアクセスを与えるアドレ
スデコーダ、ｂ）前記予め選択した格納レジスタ以上のアドレスを持
った前記アレイ内のすべてのレジスタが書込み動作に対
して保護されるように前記アレイ内の予め選択した格納
レジスタのアドレスを格納するためのメモリ保護レジス
タ、ｃ）前記予め選択したレジスタのアドレスで前記メモリ
保護レジスタをプログラムする手段、ｄ）前記メモリ保
護レジスタ内に格納されたアドレスを前記入力アドレス
と比較し且つ前記入力アドレスが前記格納したアドレス
よりも小さい場合にのみイネーブル信号を前記アドレス
デコーダへ供給する比較器、を有することを特徴とする
装置。５、特許請求の範囲第４項において、前記書込み保護さ
れた格納レジスタが読取り専用格納レジスタへ変換され
るように前記格納されたアドレスを前記メモリ保護レジ
スタ内に永久的にロックする手段を有することを特徴と
する装置。６、特許請求の範囲第４項において、前記アレイ内の前
記レジスタの各々が読取り専用格納レジスタへ変換され
るように前記予め選択された格納レジスタが前記最初の
レジスタであることを特徴とする装置。