JPH0248891Y2 - - Google Patents
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- JPH0248891Y2 JPH0248891Y2 JP1982024439U JP2443982U JPH0248891Y2 JP H0248891 Y2 JPH0248891 Y2 JP H0248891Y2 JP 1982024439 U JP1982024439 U JP 1982024439U JP 2443982 U JP2443982 U JP 2443982U JP H0248891 Y2 JPH0248891 Y2 JP H0248891Y2
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- Japan
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- voltage
- circuit
- power supply
- power transformer
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- 230000033228 biological regulation Effects 0.000 description 6
- 238000004804 winding Methods 0.000 description 6
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- 238000010586 diagram Methods 0.000 description 3
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- 230000020169 heat generation Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
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Landscapes
- Control Of Electrical Variables (AREA)
Description
【考案の詳細な説明】
本考案は直流電源回路に係り、特に大容量の直
流電圧を必要とする電子機器の電源として用いる
に好適なものに関する。
流電圧を必要とする電子機器の電源として用いる
に好適なものに関する。
従来の直流電源回路は、一般に、電源トランス
と、整流回路と、平滑回路とにより構成される
が、しかし電源電圧変動に対するレギユレーシヨ
ンが悪く、またレギユレーシヨンの向上を達成し
ようとすれば、電源トランスの大型、重量化が不
可避である。従来の直流電源回路として、二次回
路のみ導通角制御したものがあるがしかしトラン
ス巻線の発熱が多いという欠点がある。また従来
の直流電源回路として、一次回路の導通角制御を
二次側の直流電圧に基づく帰還信号により行うも
のもあるが、一次回路と二次回路とが接続される
ためにアイソレーシヨンをとることが困難である
という欠点がある。
と、整流回路と、平滑回路とにより構成される
が、しかし電源電圧変動に対するレギユレーシヨ
ンが悪く、またレギユレーシヨンの向上を達成し
ようとすれば、電源トランスの大型、重量化が不
可避である。従来の直流電源回路として、二次回
路のみ導通角制御したものがあるがしかしトラン
ス巻線の発熱が多いという欠点がある。また従来
の直流電源回路として、一次回路の導通角制御を
二次側の直流電圧に基づく帰還信号により行うも
のもあるが、一次回路と二次回路とが接続される
ためにアイソレーシヨンをとることが困難である
という欠点がある。
本考案はこのような従来技術の欠点に鑑み、電
源変動に対するレギユレーシヨンが良好であつ
て、電源トランスの小型、軽量化が可能となり、
アイソレーシヨンも良好となる直流電源回路を提
供することを目的としてなされたものである。
源変動に対するレギユレーシヨンが良好であつ
て、電源トランスの小型、軽量化が可能となり、
アイソレーシヨンも良好となる直流電源回路を提
供することを目的としてなされたものである。
以下本考案を図面に示す実施例により説明す
る。第１図は本考案の直流電源回路の全体構成を
示しており、１は電力スイツチ、２は電源からの
雑音の侵入を除去する高域阻止フイルタ、３は電
源トランス、４はその一次巻線に直列に接続され
たトライアツクである。５は本考案により電源ト
ランス３の一次巻線に並列に接続して設けられた
抵抗６とコンデンサ７とからなる積分回路であ
り、電源トランス３の一次側に印加される電圧を
積分することにより、磁束密度を検出するもので
ある。本考案の回路は、積分回路５の出力によ
り、トライアツク４の導通角制御を行うことによ
り、積分回路５の出力（コンデンサ７の電圧のピ
ーク値）が一定、即ち磁束密度の最大値が一定と
なるような制御を行うものであり、以下のように
その制御回路が構成されている。
る。第１図は本考案の直流電源回路の全体構成を
示しており、１は電力スイツチ、２は電源からの
雑音の侵入を除去する高域阻止フイルタ、３は電
源トランス、４はその一次巻線に直列に接続され
たトライアツクである。５は本考案により電源ト
ランス３の一次巻線に並列に接続して設けられた
抵抗６とコンデンサ７とからなる積分回路であ
り、電源トランス３の一次側に印加される電圧を
積分することにより、磁束密度を検出するもので
ある。本考案の回路は、積分回路５の出力によ
り、トライアツク４の導通角制御を行うことによ
り、積分回路５の出力（コンデンサ７の電圧のピ
ーク値）が一定、即ち磁束密度の最大値が一定と
なるような制御を行うものであり、以下のように
その制御回路が構成されている。
フイルタ２の出力側電源ライン８，９間には、
電源電圧と同相の分圧をＥ点に得る固定抵抗１
０，１１およびCdS素子１２と、電源電圧より遅
相の電圧をＦ点に得る抵抗１３とコンデンサ１４
との直列回路が接続されている。前記トライアツ
ク４のゲートと一方の電源ライン９との間には、
トリガ用トライアツク１５が接続され、該トライ
アツク１５と前記Ｆ点との間には、VFD（点Ｆ，
Ｄ間電圧の意味）＞VEDの時に導通するトランジ
スタ４０，４１および抵抗４２からなる回路１６
と、VFD＜VEDの時に導通するトランジスタ４３，
４４および抵抗４５からなる回路１７とが抵抗１
８を介して接続されており、点Ｅ，Ｆ間には、こ
れらの点の間の電圧が一定値以上になることを抑
えるツエナーダイオード４６，４７が接続され、
前記回路１６，１７を点Ｅ，Ｆ間電圧によつて動
作させる抵抗４８，４９が設けられている。
電源電圧と同相の分圧をＥ点に得る固定抵抗１
０，１１およびCdS素子１２と、電源電圧より遅
相の電圧をＦ点に得る抵抗１３とコンデンサ１４
との直列回路が接続されている。前記トライアツ
ク４のゲートと一方の電源ライン９との間には、
トリガ用トライアツク１５が接続され、該トライ
アツク１５と前記Ｆ点との間には、VFD（点Ｆ，
Ｄ間電圧の意味）＞VEDの時に導通するトランジ
スタ４０，４１および抵抗４２からなる回路１６
と、VFD＜VEDの時に導通するトランジスタ４３，
４４および抵抗４５からなる回路１７とが抵抗１
８を介して接続されており、点Ｅ，Ｆ間には、こ
れらの点の間の電圧が一定値以上になることを抑
えるツエナーダイオード４６，４７が接続され、
前記回路１６，１７を点Ｅ，Ｆ間電圧によつて動
作させる抵抗４８，４９が設けられている。
１９は定電圧回路であり、ツエナーダイオード
５１とこれに並列接続されたコンデンサ５２と、
限流抵抗５３と、整流用ダイオード５４とからな
る。５５は前記積分回路５のコンデンサ７の電圧
VCDがゲートに加えられ、定電圧回路１９の電圧
が抵抗５６を介して加えられるFET、５７はコ
ンデンサ７の電圧のピーク値保持回路であり、該
回路５７は、逆流阻止用ダイオード６４とそのカ
ソード側に互いに並列接続されたコンデンサ５８
とコンデンサ５８の電荷を徐々に放電する抵抗５
９とからなる。６０は該ピーク値保持回路５７の
出力電圧、即ちＫ点の電圧と、前記定電圧回路１
９の出力電圧を分圧抵抗６１，６２で分圧して得
た基準電圧、即ちＬ点の電圧とを比較する比較回
路であり、Ｋ点の電圧VKDが大であるときには前
記CdS素子１２と対をなす発光素子６３に流す出
力電流を小とするような動作をするものである。
５１とこれに並列接続されたコンデンサ５２と、
限流抵抗５３と、整流用ダイオード５４とからな
る。５５は前記積分回路５のコンデンサ７の電圧
VCDがゲートに加えられ、定電圧回路１９の電圧
が抵抗５６を介して加えられるFET、５７はコ
ンデンサ７の電圧のピーク値保持回路であり、該
回路５７は、逆流阻止用ダイオード６４とそのカ
ソード側に互いに並列接続されたコンデンサ５８
とコンデンサ５８の電荷を徐々に放電する抵抗５
９とからなる。６０は該ピーク値保持回路５７の
出力電圧、即ちＫ点の電圧と、前記定電圧回路１
９の出力電圧を分圧抵抗６１，６２で分圧して得
た基準電圧、即ちＬ点の電圧とを比較する比較回
路であり、Ｋ点の電圧VKDが大であるときには前
記CdS素子１２と対をなす発光素子６３に流す出
力電流を小とするような動作をするものである。
次にこの一次回路の動作を説明する。前記点
Ｆ，Ｄ間の電圧VFDは、点Ｅ，Ｄ間の電圧VEDに
比べ、第２図に示すように位相が遅れたものであ
り、VFD＜VEDからVFD＞VEDに変化する時点t1に
おいて、前記回路１６、抵抗１８を介してトリガ
用トライアツク１５のゲートにトリガ電流が流れ
るので、これによつてトライアツク１５が導通
し、これによりトライアツク４も導通し、電源ト
ランス３に電圧がｂに示すように印加され、該電
圧が積分回路５で積分され、コンデンサ７の電圧
VBDはｂに示すように変化する。FET５５はコン
デンサ７の電圧に相当する電流を抵抗５６を介し
て流し、該抵抗５６の降下電圧のピーク値をピー
ク値保持回路５７で保持してＧ点の基準電圧と比
較回路６０で比較する。もし電源電圧が上昇して
電圧トランス３に印加する電圧が高くなり、コン
デンサ７の電圧のピーク値が高くなると、比較回
路６０の出力電流が減少して発光素子６３からの
光が弱まるためにCdS素子１２の抵抗が大とな
り、このために第２図ａのVE′Dに示すように点
Ｅ，Ｄ間の電圧が高くなるので、VFD＞VEDにな
る時点がt2のように遅くなるので、トライアツク
１５，４の導通角はｂに示すようにαからα′へと
狭まり、これによつて電源トランス３に印加され
る電圧が低下し、積分回路のコンデンサ７の電
圧、即ち電源トランスの磁束密度が一定となるよ
うな制御がなされる。電源電圧の負の半波の時点
においても、ピーク値保持回路５７で保持された
電圧が保持されて同様の制御がなされる。従つ
て、電源電圧変動に対するレギユレーシヨンが良
好となり、かつ電源トランスの発熱が抑えられ
る。また上記の制御は電源トランスの二次回路か
らの帰還信号を用いずに行われるためにアイソレ
ーシヨンも良好となる。
Ｆ，Ｄ間の電圧VFDは、点Ｅ，Ｄ間の電圧VEDに
比べ、第２図に示すように位相が遅れたものであ
り、VFD＜VEDからVFD＞VEDに変化する時点t1に
おいて、前記回路１６、抵抗１８を介してトリガ
用トライアツク１５のゲートにトリガ電流が流れ
るので、これによつてトライアツク１５が導通
し、これによりトライアツク４も導通し、電源ト
ランス３に電圧がｂに示すように印加され、該電
圧が積分回路５で積分され、コンデンサ７の電圧
VBDはｂに示すように変化する。FET５５はコン
デンサ７の電圧に相当する電流を抵抗５６を介し
て流し、該抵抗５６の降下電圧のピーク値をピー
ク値保持回路５７で保持してＧ点の基準電圧と比
較回路６０で比較する。もし電源電圧が上昇して
電圧トランス３に印加する電圧が高くなり、コン
デンサ７の電圧のピーク値が高くなると、比較回
路６０の出力電流が減少して発光素子６３からの
光が弱まるためにCdS素子１２の抵抗が大とな
り、このために第２図ａのVE′Dに示すように点
Ｅ，Ｄ間の電圧が高くなるので、VFD＞VEDにな
る時点がt2のように遅くなるので、トライアツク
１５，４の導通角はｂに示すようにαからα′へと
狭まり、これによつて電源トランス３に印加され
る電圧が低下し、積分回路のコンデンサ７の電
圧、即ち電源トランスの磁束密度が一定となるよ
うな制御がなされる。電源電圧の負の半波の時点
においても、ピーク値保持回路５７で保持された
電圧が保持されて同様の制御がなされる。従つ
て、電源電圧変動に対するレギユレーシヨンが良
好となり、かつ電源トランスの発熱が抑えられ
る。また上記の制御は電源トランスの二次回路か
らの帰還信号を用いずに行われるためにアイソレ
ーシヨンも良好となる。
なお、本実施例においては、電源トランスの発
熱防止と、負荷変動に対するレギユレーシヨンの
向上のために、電源トランス３の二次回路を以下
のように構成している。電源トランス３の二次巻
線は、ダイオードブリツジでなる全波整流回路２
０に接続され、中間端子は接地ライン２１を介し
て接地端子２２に接続され、全波整流回路２０の
出力ライン２３，２４はそれぞれ正（＋Ｂ）側出
力端子２５と負（−Ｂ）側出力端子２６に接続さ
れ、各出力ラインには、それぞれトライアツク２
７ａ，２７ｂが挿入され、各端子間には平滑化コ
ンデンサ２８ａ，２８ｂが接続されている。前記
各トライアツク２７ａ，２７ｂのトリガ回路は、
それぞれ、トリガ用トランジスタ２９ａ，２９ｂ
と、各トランジスタのエミツタとゲートとの間に
挿入されたダイオード３０ａ，３０ｂと、各トラ
ンジスタのコレクタと各出力ラインとの間にそれ
ぞれ挿入された抵抗３１ａ，３１ｂと、各トラン
ジスタ２９ａ，２９ｂのベースと出力ライン２
３，２４との間にそれぞれ接続された抵抗３２
ａ，３２ｂと、各ベースと接地ライン２１との間
に接続されたツエナーダイオード３３ａ，３３
ｂ、および抵抗３４ａ，３４ｂ、コンデンサ３５
ａ，３５ｂからなる積分回路と、各ベースと接地
ラインとの間に接続されたコンデンサ３６ａ，３
６ｂにより構成されている。
熱防止と、負荷変動に対するレギユレーシヨンの
向上のために、電源トランス３の二次回路を以下
のように構成している。電源トランス３の二次巻
線は、ダイオードブリツジでなる全波整流回路２
０に接続され、中間端子は接地ライン２１を介し
て接地端子２２に接続され、全波整流回路２０の
出力ライン２３，２４はそれぞれ正（＋Ｂ）側出
力端子２５と負（−Ｂ）側出力端子２６に接続さ
れ、各出力ラインには、それぞれトライアツク２
７ａ，２７ｂが挿入され、各端子間には平滑化コ
ンデンサ２８ａ，２８ｂが接続されている。前記
各トライアツク２７ａ，２７ｂのトリガ回路は、
それぞれ、トリガ用トランジスタ２９ａ，２９ｂ
と、各トランジスタのエミツタとゲートとの間に
挿入されたダイオード３０ａ，３０ｂと、各トラ
ンジスタのコレクタと各出力ラインとの間にそれ
ぞれ挿入された抵抗３１ａ，３１ｂと、各トラン
ジスタ２９ａ，２９ｂのベースと出力ライン２
３，２４との間にそれぞれ接続された抵抗３２
ａ，３２ｂと、各ベースと接地ライン２１との間
に接続されたツエナーダイオード３３ａ，３３
ｂ、および抵抗３４ａ，３４ｂ、コンデンサ３５
ａ，３５ｂからなる積分回路と、各ベースと接地
ラインとの間に接続されたコンデンサ３６ａ，３
６ｂにより構成されている。
この電源トランス３の二次回路において、一方
のトライアツク２７ａとそのトリガ回路の動作を
第２図を参照して説明すると、全波整流回路２０
により、第２図ｄに示すように、点Ｇ，Ｉ間には
電源電圧VADの１周期内に電源トランス３の一次
側電圧VBDに同期した２波の電圧VGIが生じる。
該電圧VGIによる電流により、コンデンサ３５ａ
が充電されるが、トランジスタ２９ａのベースと
接地ライン２１との間の電圧VHIは、ツエナーダ
イオード３３ａによる一定電圧VZと、コンデン
サ３５ａの両端電圧即ち積分電圧VJIとの和の電
圧であるから、充電によつて該電圧VHIは第２図
ｅのａに示すように増大する。この電圧VHIの増
大期間において、トランジスタ２９ａにベース電
流が供給されて該トランジスタ２９ａが導通し、
トライアツク２７ａがトリガされ、コンデンサ２
８ａの充電が行われる。ここでトランジスタ２９
ａの導通時点は、出力端子２５における出力電圧
によつて変化する。即ち出力電圧が低い（負荷が
大きい）場合には、トランジスタ２９ａの導通時
点が早くなり、負荷に応じた充電電流が流れるこ
とになる。なお、コンデンサ３６ａは、電圧VGI
がVHJ以下に低下した場合に電圧VHIをツエナー電
圧VZに保持する役目を果たす。他方のトライア
ツク２７ｂとそのトリガ回路も同様の動作をな
す。
のトライアツク２７ａとそのトリガ回路の動作を
第２図を参照して説明すると、全波整流回路２０
により、第２図ｄに示すように、点Ｇ，Ｉ間には
電源電圧VADの１周期内に電源トランス３の一次
側電圧VBDに同期した２波の電圧VGIが生じる。
該電圧VGIによる電流により、コンデンサ３５ａ
が充電されるが、トランジスタ２９ａのベースと
接地ライン２１との間の電圧VHIは、ツエナーダ
イオード３３ａによる一定電圧VZと、コンデン
サ３５ａの両端電圧即ち積分電圧VJIとの和の電
圧であるから、充電によつて該電圧VHIは第２図
ｅのａに示すように増大する。この電圧VHIの増
大期間において、トランジスタ２９ａにベース電
流が供給されて該トランジスタ２９ａが導通し、
トライアツク２７ａがトリガされ、コンデンサ２
８ａの充電が行われる。ここでトランジスタ２９
ａの導通時点は、出力端子２５における出力電圧
によつて変化する。即ち出力電圧が低い（負荷が
大きい）場合には、トランジスタ２９ａの導通時
点が早くなり、負荷に応じた充電電流が流れるこ
とになる。なお、コンデンサ３６ａは、電圧VGI
がVHJ以下に低下した場合に電圧VHIをツエナー電
圧VZに保持する役目を果たす。他方のトライア
ツク２７ｂとそのトリガ回路も同様の動作をな
す。
このように、負荷に応じてトライアツク２７
ａ，２７ｂのトリガ時期を変化させることによつ
て負荷変動に対応することができ、トライアツク
２７ａ，２７ｂによるコンデンサ２８ａ，２８ｂ
の充電をコンデンサ３５ａ，３５ｂによる積分期
間に集中させ、該充電を電源の１周期に２回行う
ようにすることにより、充電周波数を大きくし、
充電電流を小さくすることができる。
ａ，２７ｂのトリガ時期を変化させることによつ
て負荷変動に対応することができ、トライアツク
２７ａ，２７ｂによるコンデンサ２８ａ，２８ｂ
の充電をコンデンサ３５ａ，３５ｂによる積分期
間に集中させ、該充電を電源の１周期に２回行う
ようにすることにより、充電周波数を大きくし、
充電電流を小さくすることができる。
以上述べたように、本考案の直流電源回路は、
電源トランスに印加される電圧を積分回路により
積分し、その積分電圧のピーク値と基準電圧とを
比較回路で比較し、該比較回路の出力信号によ
り、電源トランスの一次巻線に直列に接続された
制御整流素子の導通角を、前記積分電圧のピーク
値が一定となるように制御する構成を有するの
で、本願考案によれば、電源電圧変動や負荷変動
に対するレギユレーシヨンが著しく良好になり、
電源トランスの発熱が抑えられ、巻線数を減少さ
せることができ、コアのサイズを小さくできるの
で電源トランスが小型化かつ軽量化ができ、電源
トランスに別個の巻線または別個に電源トランス
を必要としない。さらに、電源トランスの１次回
路と２次回路との間に帰還回路や電気的または光
学的な結合もないのでアイソレーシヨンがきわめ
て良好である。また、部品が少なくてよい、低価
格で実施できる、等の効果を有する。
電源トランスに印加される電圧を積分回路により
積分し、その積分電圧のピーク値と基準電圧とを
比較回路で比較し、該比較回路の出力信号によ
り、電源トランスの一次巻線に直列に接続された
制御整流素子の導通角を、前記積分電圧のピーク
値が一定となるように制御する構成を有するの
で、本願考案によれば、電源電圧変動や負荷変動
に対するレギユレーシヨンが著しく良好になり、
電源トランスの発熱が抑えられ、巻線数を減少さ
せることができ、コアのサイズを小さくできるの
で電源トランスが小型化かつ軽量化ができ、電源
トランスに別個の巻線または別個に電源トランス
を必要としない。さらに、電源トランスの１次回
路と２次回路との間に帰還回路や電気的または光
学的な結合もないのでアイソレーシヨンがきわめ
て良好である。また、部品が少なくてよい、低価
格で実施できる、等の効果を有する。
第１図は本考案の一実施例を示す回路図、第２
図はその動作を示す波形図である。 ３……電源トランス、４……トライアツク、５
……積分回路、１９……定電圧回路、６０……比
較回路。
図はその動作を示す波形図である。 ３……電源トランス、４……トライアツク、５
……積分回路、１９……定電圧回路、６０……比
較回路。
Claims (1)
- 電源トランスに印加される電圧を積分回路によ
り積分し、その積分電圧のピーク値と基準電圧と
を比較回路で比較し、該比較回路の出力信号によ
り、電源トランスの一次巻線に直列に接続された
制御整流素子の導通角を、前記積分電圧のピーク
値が一定となるように制御することを特徴とする
直流電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2443982U JPS58129520U (ja) | 1982-02-23 | 1982-02-23 | 直流電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2443982U JPS58129520U (ja) | 1982-02-23 | 1982-02-23 | 直流電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58129520U JPS58129520U (ja) | 1983-09-01 |
| JPH0248891Y2 true JPH0248891Y2 (ja) | 1990-12-21 |
Family
ID=30036441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2443982U Granted JPS58129520U (ja) | 1982-02-23 | 1982-02-23 | 直流電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129520U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673008U (ja) * | 1979-11-08 | 1981-06-16 | ||
| JPS5673009U (ja) * | 1979-11-08 | 1981-06-16 |
-
1982
- 1982-02-23 JP JP2443982U patent/JPS58129520U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58129520U (ja) | 1983-09-01 |
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