JPH0244447A

JPH0244447A - 攻撃対抗容器

Info

Publication number: JPH0244447A
Application number: JP63195847A
Authority: JP
Inventors: Ryoichi Mori; 亮一森
Original assignee: Individual
Current assignee: Individual
Priority date: 1988-08-05
Filing date: 1988-08-05
Publication date: 1990-02-14
Anticipated expiration: 2013-03-25
Also published as: JP2731912B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）産業上の利用分野本発明は、内部に収納した秘密情報を解読しようとする
攻撃に対抗するようにした攻撃対抗容器に間する。

（２）従来の技術電子計算機システムのセキュリティーを信頼できるもの
とするためには、システムのある部分への物理的アクセ
スをユーザーに許可しない機構が必要となってくる。こ
れは、例えばこの部分の内容についてユーザーがコピー
をとることやブードを変更すること等を制限する場合に
特に必要となってくる。

このような場合に、秘密にしておきたいシステムのある
部分を容器に収め、この容器に対して内部の秘密情報を
解読しようとする攻撃、例えば容器に穴を間ける行為が
あったときには、内部の秘密情報を消去することで攻撃
に対抗することが行われる。このようにして攻撃に対抗
する容器は、攻撃対抗容器（Ｔａｍｐｅｒ　Ｒｅ５ｉｓ
ｔａｎｔ　Ｍｏｄｕｌｅ）と呼ばれている。

従来の攻撃対抗容器として、５ｔｅｖｅ　　Ｈ。

Ｗ　ｅ　ｉ　ｎ　ｇ　ａ　ｒ　ｔ　（ＩＢＭ　Ｔｈｏｍ
ａｓ　Ｊ、讐ａｔｓｏｎ　Ｒｅ５ｅａｒｃｈ　Ｃｅｎｔ
ｅｒ）のｒＰｈｙｓｉｃａｌ　　５ｅｃｕｒｉｔｙ　　
ｆｏｒ　　ｔｈｅ　　μＡＢＹＳＳ　　Ｓｙｓｔｅｍ　
（Ｐｒｏｃｅｅｄｉｎｇｓ、　１９８７１ＥＥＥ　Ｓｙ
ｎ＋ｐｏｓｉｕｎｇ　ｏｎ　５ｅｃｕｒｉｔｙ　ａｎｄ
　Ｐｒ１ｖａｃｙ、　０ａｋｌａｎｄ、　ＣＡ、　Ａｐ
ｒｉｌ　２７−２９゜１９８７、　ｐｐ、５５−５８）
　Ｊが知られている。

これは、秘密情報を内部に収納した容器の周囲を細いワ
イヤーにクロム線）で巻装し、ワイヤーが切られたり、
短絡したり、接続を変えようとしたときには、その抵抗
値が変化することから攻撃を検出して内部の秘密情報を
消去するものであった。

（３）発明が解決しようとする課題しかしながら、細いワイヤーで容器を多層に巻装する工
程は量産に適さず、また、ワイヤーの抵抗値が経時変化
や温度等の環境変化によって変るために、存在しない攻
撃を誤って検出して内部の秘密情報を消去してしまうと
いう問題点があった。

また、実在する攻撃を看過して、内部の秘密情報を消去
すべきときに消去を失敗するという問題があった。

（４）課題を解決するための手段本発明は、上記の点に鑑みてなされたもので、量産が可
能でありかつ誤って攻撃を検出して内部の秘密情報を消
去してしまうことがないようにすることを目的とし、こ
の目的を達成するために、内部に秘密情報を収納した容
器の外周面に論理素子を並べ、論理素子が正常動作を失
うことをもって外部からの攻撃の検出を行うように構成
されている。

（５）作用この構成において、容器の外周面に論理素子を並べるよ
うにしたことで、量産が可能となり、また、論理素子の
動作を検出して外部からの攻撃の検出を行うことで、誤
って攻撃を検出することがないようにしている。

（６）実施例以下、本発明を図面に基づいて説明する。

第１図は、本発明による攻撃対抗容器の一実施例を示す
斜視図である。また、第２図は、本発明による攻撃対抗
容器の一実施例を示す分解平面図である。

第１図において、攻撃対抗容器１は２枚の基板２および
３によって構成され、基板２および３は、第２図に示す
ように、基板２の接合部２ａと基板３の接合部３ａとを
接合することによって形成される。接合部２ａおよび接
合部３ａにもメモリー素子４は存在し、接合はメモリー
素子４に直接行われるか、またはメモリー素子４に堅固
に継がれた層を介して行われる。接合強度は、第６図で
説明するトランジスタ８の各構成層の分離に対する強度
よりも大きくなるように接着面積の設定や接着剤の選択
が行われる。なお、強度とは、攻撃に対する強度である
。

このような接合によって作られる攻撃対抗容器１は、極
めて薄くできるので、側面方向からの攻撃に対して上下
面方向と同じ検出精度を持っている。攻撃対抗容器１が
厚くなる場合には、攻撃対抗容器１の側面にもメモリー
素子４を配置することによって他の上下面と同様な検出
精度を維持できる。

秘密情報は、メモリー素子等の形態で接合部２ａと接合
部３ａとの接合面の内側に置かれる。接合部２ａと接合
部３ａは、それぞれ基板２および基板３０片面周辺部に
接着剤を塗布することによって形成される。なお、攻撃
対抗容器ｌの大きさは、−辺が数ｍｍから数十〇ｍ程度
であるが、後述するメモリー素子４の大きさによる下限
はあるものの、上限は事実上制約がない。

基板２の上面（第１図）および基板３の下面には、第３
図に示すメモリー素子４が気相法等によって形成される
。第３図に示すメモリー素子４は、３個のトランジスタ
Ｔｒｉ、Ｔｒ２、Ｔｒ３でダイナミックメモリーを構成
した場合の例であり、Ｊ。

Ｎｅｗｋｉｒｋ　　ａｎｄ　　Ｒ，Ｍａｔｈｅｗｓのｒ
Ｔｈｅ　　ＶＬＳＩ　　Ｄｅｓｉｎｇｎｅｒ’　ｓＬ　
ｉ　ｂ　ｒ　ａ　ｒ　ｙＪ　　（Ａｄｄｉｓｏｎ−Ｗｉ
ｓｌｅｙ、　１９８３）で開示されている。メモリー素
子４は、ダイナミックメモリーに限ることなく、スタテ
ィックメモリーで構成することも可能である。メモリー
素子４は、基板２および基板３０表面に複数個差べて配
置され、それぞれのメモリー素子４の書き込みクロック
線、読み出しクロック線、データ線、接地線は、互に接
続されている。なお、第１図では、メモリー素子４の配
列の一部分のみを拡大して記載しである。個々のトラン
ジスタＴｒｉ、Ｔｒ２、Ｔｒ３の大きさは数十μｍであ
る。また、図面の記載を明確にするために、第３図（ａ
）に示すメモリー素子４を、以下では第３図（ｂ）のよ
うに模式化して表現するものとする。

メモリー素子４は、基板２および基板３の表面に第４図
または第５図に示すように配置される。

すなわち、トランジスタＴｒｉ、Ｔｒ２、Ｔｒ３が市松
模様を成すように構成される。第４図（ａ）のＡ−Ａ線
断面図は第４図（ｂ）のようになる。

基板２および基板３の表面に配置されたトランジスタＴ
ｒＬＴｒ２、Ｔｒ３のうちの一個でも攻撃が行われた場
合には、メモリー素子４がメモリー素子としての機能を
失うので、第２０図で後述する回路によってメモリー素
子４の記憶内容を繰返し読み出すことでメモリー素子と
しての機能を検出し、メモリー素子としての機能を失っ
たメモリー素子４が検出されたときには、攻撃を受けた
ものとして内部９秘密情報を消去するようにしている。

なお、本明細書中で攻撃とは、機械力、温度変化、化学
薬品、生化学手段、レーザー等に依って、内部の秘密情
報を解読しようとする行為を言うものとする。

この第４図に示す例では、トランジスタＴｒｉ、Ｔｒ２
、Ｔｒ３の大きさをεとし、トランジスタＴｒ１、Ｔｒ
２、Ｔｒ３はその一部が欠損しても機能するものとする
と、最悪の場合には開口５で示す一辺が約３εの穴を開
けるまでは、攻撃を検出できない場合が出てくる。

そこで、第５図に示す例では、メモリー素子４による第
１層６と第２層７との２層を重ねるようにしている。す
なわち、第５図（ａ）のＡ−Ａ線断面図は第５図（Ｃ）
になるように、また、第５図（ｂ）のＢ−Ｂ線断面図は
第５図（ｄ）になるようにして、第１層６と第２層７と
の２層を重ねるようにしている。これにより、第１層６
と第２層７を外部からみると、トランジスタＴｒＬＴｒ
２、Ｔｒ３のいずれかのトランジスタで覆われることに
なるので、最悪の場合でも一辺が約２εの穴を間けるだ
けで攻撃を検出できるようになる。

この考えを進めて、更に多層化を図ることで攻撃検出で
きる穴の直径を限りなくεにまで近づけることができる
。また、メモリー素子４のメモリー素子としての機能を
検出する際に、多層化した各層間で論理積や論理和をと
ることで攻撃検出の感度を調節することができ、メモリ
ー素子４の一時的エラーや恒久的エラーによる誤検出を
避けることができる。また、逆に秘密情報が存在する部
分に応じて外周面の一部分にのみメモリー素子４を設け
て、エラーによる誤検出を避けるようにもできる。

以上で述べた第１図〜第５図に示す攻撃対抗容器では、
メモリー素子４を構成する小さなＭＯＳトランジスタＴ
ｒｉ、Ｔｒ２、Ｔｒ３を多数個配置する実施例について
説明したが、個々のトランジスタＴｒＬＴｒ２、Ｔｒ３
について、ある一方向を大きくすることも可能である。

第６図（ａ）は、このように一方向の寸法を大きくした
ＭＯＳ）ランジスタ８の例を示している。

第６図（ａ）において、トランジスタ８は３層のソース
８ａ、ゲート８ｂ、ドレイン８Ｃによって構成され、ソ
ース８ａおよびドレイン８Ｃのリード線は図面の右側に
引出され、グー）８ｂのリード線は図面の左側に引出さ
れている。トランジスタ８は、基板２の上面および基板
３の下面（共に第１図）に気相法等によってによって形
成される。ソース８ａおよびドレイン８Ｃのいずれを攻
撃対抗容器１の外側にするかは任意である。

第６図Ｃｂ）および（ｃ）は、ソース８ａが攻撃対抗容
器１の外側にあって、機械的な攻撃を受けた場合を示し
ている。第６図（ｂ）は、ソース８ａおよびゲート８ｂ
まで機械的な攻撃を受けた場合を示しており、トランジ
スタ８０３層のうちの２層を左右（第６図）に分断する
攻撃があったときには、トランジスタ８はトランジスタ
としての機能を失い、このトランジスタ８によって構成
されるメモリー素子が機能を失ったことが検出されたと
きには、攻撃を受けたものとして内部の秘密情報を消去
するようにしている。

第６図（ｃ）は、ソース８ａ、ゲート８ｂ、ドレイン８
Ｃの３層が機械的な攻撃を受けた場合を示しており、ト
ランジスタ８の３層の全部が左右（第６図）に分断され
るので、トランジスタ８はトランジスタとしての機能を
失い、上述した第６図（ｂ）に示す場合と同様に、攻撃
を受けたものとして内部の秘密情報を消去するようにし
ている。

第７図は、第６図では直線状であったトランジスタ８を
ジグザグ状に形成した場合を示す平面図である。ソース
８ａおよびドレイン８Ｃのリード線は図面の左下側に引
出され、グー）８ｂのリード線は図面の左上側に引出さ
れている。トランジスタ８は、基板２の上面および基板
３の下面（共に第１図）に気相法等によってによって形
成される。第７図に示すトランジスタ８は、−個当たり
の面積が広いので、基板２または基板３上に形成する個
数を低減することができる。

第８図は、第７図で示したトランジスタ８をジグザグ状
に形成した場合の変形例を示す平面図である。ソース８
ａ、ドレイン８ｃ、ドレイン８Ｃの全てのリード線は図
面の左上側に引出されるので、配線が容易になる場合が
ある。また、パイファイラー巻きになっているので、往
路と復路における誘導信号を相殺することができ、ノイ
ズマージンを高く設定できる。

第９図は、第６図では直線状であったトランジスタ８を
渦巻き状に形成した場合を示す平面図である。ソース８
ａおよびドレイン８Ｃのリード線は中心部から引出され
、グー）８ｂのリード線は外周部から引出されている。

第９図に示すトランジスタ８は、−個当たりの面積が広
いので、基板２または基板３上に形成する個数を低減す
ることができる。

第１Ｏ図は、第９図で示したトランジスタ８を渦巻き状
に形成した場合の変形例を示す平面図である。ソース８
ａ、　ドレイン８Ｃ、ドレイン８Ｃの全てのリード線は
外周部から引出されるので、配線が容易になる。また、
パイファイラー巻きになっているので、往路と復路にお
ける誘導信号を相殺することができ、ノイズマージンを
高く設定できる。

第１１図は、第１図で示した攻撃対抗容器１の変形例を
示す斜視図である。図中、第１図と同じ構成部分には同
じ参照番号を付して重複した説明を省略する。

第１１図に示す攻撃対抗容器ｌは、基板２と基板３が第
１２図に示すように１枚の基板で作成され、第１２図の
破線の部分を折り曲げることで基板２と基板３の接合が
行われる。接合強度は、第６図で説明したトランジスタ
８の各構成層の分離に対する強度よりも大きくなるよう
に接着面積の設定や接着剤の選択が行われる。なお−１
強度とは、攻撃に対する強度である。

第１３図は、第１２図の破線の部分を折り曲げることで
基板２と基板３の接合を行った場合に、折り曲げ部と接
合部とで強度に差異が生ずるので、折り曲げ部の位置が
４方向に分散するように、基板２と基板３の組合せを４
層にした場合を示している。すなわち、最も内周の基板
２と基板３の組合せは、折り曲げ部の位置が第１３図の
上方向にある。次の基板２と基板３の組合せは、折り曲
げ部の位置が第１３図の右方向にあり、更に次の基板２
と基板３０組合せは、折り曲げ部の位置が第１３図の左
方向にあり、最も外周の基板２と基板３の組合せは、折
り曲げ部の位置が第１３図の下方向にある。

このように、折り曲げ部の位Ｉを分散したことで、４方
向のいずれの方向からの攻撃に対する強度も均一にでき
る。

第１４図は、第１図で示した攻撃対抗容器１の他の変形
例を示す斜視図である。図中、第１図または第１１図〜
第１３図と同じ構成部分には同じ参照番号を付して重複
した説明を省略する。

第１４図に示す攻撃対抗容器ｌは、基板２と基板３が第
１５図に示すように１枚の基板で作成され、第１２図の
破線の部分を折り曲げることで基板２と基板３の接合が
行われる。このとき、基板２の一部と基板３の一部が攻
撃対抗容器１の中央部で重なるようにして折り曲げられ
る。

第１６図は、基板２の一部と基板３の一部が攻撃対抗容
器ｌの中央部で重なるようにして折り曲げた場合に、中
央部で重なった部分の強度が他の部分と異なるので、重
なった部分の位置が２方向に交差するように、基板２と
基板３の組合せを２層にした場合を示している。すなわ
ち、内周の基板２と基板３０組合せは、重なった部分の
位置が第１６図の横方向にある。外周の基板２と基板３
の組合せは、重なった部分の位置が第１６図の縦方向に
ある。

このように、重なった部分の位置が交差するようにした
ことで、縦横のいずれの方向からの攻撃に対する強度も
均一にできる。

第１７図から第１９図は、第１図で示した攻撃対抗容器
１の他の変形例を示す斜視図である。図中、第１図また
は第１１図〜第１６図と同じ構成部分には同じ参照番号
を付して重複した説明を省略する。

第１７図に示す攻撃対抗容器１は、基板２と基板３が１
枚の長方形基板で作成され、第１２図の破線の部分を３
箇所折り曲げることで接合部２ａと接合部３ａの部分で
接合が行われる。

第１８図は、接合部２ａと接合部３ａの部分の位置が異
なる３種類の攻撃対抗容器ｌを用意することを意味して
いる。これらの３種類の攻撃対抗容器１は、第１９図に
示すように立方体状に組合される。このように、立方体
状に攻撃対抗容器１を構成することで、攻撃対抗容器１
の内部には立体物の秘密情報を置くことができる。

第２０図は、攻撃を検出して対抗するために秘密情報を
消去する回路を示している。秘密情報は、ＲＡＭメモリ
ー素子で構成される秘密保持回路１４に書き込まれてい
る。この秘密保持回路１４を含めて、アドレス発生回路
１０、読み出し結果判定回路１１、秘密消去回路１２、
書込み回路１７、読出し回路１８が攻撃対抗容器ｌの内
側に置かれ、メモリー素子へか、攻撃対抗容器１の外側
に置かれる。電源１３は、攻撃対抗容器１の内側に置か
れてもよく、また後にバックアップおよび瞬断に関して
説明する構成をとれば、攻撃対抗容器１の外側に置いて
もよい。

第２０図では、メモリー素子４がダイナミックＲＡＭに
よって構成される場合を示している。メモリー素子４に
は、アドレス発生回路１０からアドレス信号が供給され
ており、指定されたアドレスのメモリー素子４に、書込
み回路１７がランダムな値あるいは所定の値のビットを
書込む。アドレス発生口ＦＩＯは、例えばカウンターに
よって構成され、全てのメモリー素子４を漏れなくアド
レス指定する。このようにアドレスが指定されて、値が
書込まれたメモリー素子４の内容は、読出し回路１８に
よって直ちに読出される。従ってメモリー素子４は、ダイナミックＲＡＭによって構成されているが、リフレ
ッシュ動作は必要としない。

メモリー素子４に書込まれた値とメモリー素子４から読
み出された値は読み出し結果判定回路１１に供給される
。読み出し結果判定回路１１は、例えば排他的論理和回
路によって構成され、メモリー素子４に書込まれた値と
メモリー素子４から読み出された値が一致するか否かを
検査する。

次に、同じアドレスのメモリー素子４に対して書込む値
、すなわちｂと１とを反転して、メモリー素子４に書込
まれた値とメモリー素子４から読み出された値が一致す
るか否かを再度検査する。

これにより、メモリー素子４を構成する全てのトランジ
スタＴｒｉ、Ｔｒ２、Ｔｒ３の機能を必要十分に検査で
きる。

検査結果は秘密消去回路１２に供給される。

秘密消去回路１２は、例えば電源１３からの配線を抵抗
１９を介して接地するアナログスイッチによって構成さ
れ、通常はオフ状態になっている。

秘密消去回路１２がオフ状態になっていることで、電源
１３の電力が秘密保持回路１４に供給され、ＲＡＭメモ
リー素子で構成される秘密保持回路ｌ４に書き込まれて
いる秘密情報が保持される。秘密保持回路１４に書き込
まれている秘密情報は、入力端子１５を介して書込まれ
、また出力端子１６を介して読み出しが行われている。

読み出した信号は、攻撃対抗容器１内だけで利用するよ
うにできる。

攻撃対抗容器ｌに対する攻撃があったときには、上述の
ごとくメモリー素子４を構成するトランジスタＴｒｉ、
Ｔｒ２、Ｔｒ３のいずれかが破壊されるので、メモリー
素子４は、メモリー素子としての機能を失い、書込まれ
た内容を正しく出力することができなくなる。

メモリー素子４の書込み・読出し内容に不一致があると
、読み出し結果判定回路１１はこれを検出して秘密消去
回路１２をオン状態にする。秘密消去回路１２がオン状
態になることで、秘密保持回路１４は電力の供給が断た
れて、その記憶内容を消去する。

なお、電源１３およびメモリー素子４、アドレス発生回
路１０、読み出し結果判定回路１１、秘密消去回路１２
、書込み回路１７、読出し回路１８の電源は、攻撃対抗
容器１に内蔵された電池である必要はなく、外部の商用
電源から供給される電源と、この商用電源が切られてい
るときにバックアップするための外部または内蔵の電池
とで構成することができる。また、電源の電池が外付け
である場合に、電池交換等のためにこの電池を取外して
いるときの、外部の商用電源の瞬断に対応するための外
付けまたは内蔵の大容量のコンデンサーとで構成するこ
ともできる。

電源１３等をこのように構成した場合において、電源切
れが起きたとき、すなわち、バックアップ電池が取外さ
れているか又は消耗して外部の商用電源が瞬時を越えて
停電したときには、メモリー素子４、アドレス発生回路
１０、読み出し結果判定回路１１、秘密消去回路１２、
書込み回路１７、読出し回路１８の電源が、秘密保持回
路１４の電源よりも後で切れるように動作電圧および時
定数等が設定されていれば、秘密保持回路１４の記憶内
容を保護する目的は達成できる。なぜならば、秘密保持
回路１４の記憶内容（秘密情報）が存在する間は、攻撃
検出機能および秘密消去機能が働いているからである。

また、極低温では、電源なしでも秘密保持回路１４の記
憶内容（秘密情報）が維持される場合があるが、その場
合には通常の動作温度から極低温に至るまでの時間が充
分に長いので、低温になる前に温度に依る攻撃として検
出が行われ、秘密保持回路１４の記憶内容の抹消が行わ
れる。

第２０図で説明した回路は、種々の変形が可能である。

例えば、メモリー素子４はＲＡＭではなく、ＲＯＭやＥ
ＰＲＯＭで構成することもできる。

ただし、メモリー素子４をＲＯＭまたはＥＰＲＯＭで構
成した場合には、書き込み回路が不要となる。

メモリー素子４の全体の検査が一巡するまでの所用時間
は、攻撃を開始して秘密情報を読み始めるまでに必要な時間
より短ければ十分である。それは例えば数秒のオーダー
であり、メモリー素子４の全部を検査する速度は、例え
ばビデオデイスプレィメモリーのりフレッシュサイクル
よりも遅くてよい。メモリー素子４の数が極めて多い場
合には、メモリー素子４の全体を複数のバンクに分割し
、各バンクに対応して攻撃を検出する回路を複数個設置
することによって、検査速度を向上することもできる。

また、製造上の理由によっであるアドレスに検出素子が
ないとか、あるアドレスの検出素子が不良であることが
判っている場合がある。このような場合には、そのアド
レスについての攻撃検出を行わないようにできる。攻撃
検出を行わないアドレスが相当数ある場合には、攻撃検
出を行わないアドレスを表した不検査ビットマツプを用
いるようにもできる。この場合には、不検査ビットマツ
プをＲＯＭで構成し、製造後出荷前に検出素子がないと
か検出素子が不良であるアドレスを調べて、そのＲＯＭ
に書き込むようにできる。

第２０図に示す攻撃対抗回路に守られた容器内の装置が
、外部と通信を行うようにすることもできる。また、ア
ドレス保持レジスタを設けて、読み出し結果判定回路１
１が攻撃を検出したときのアドレス発生回路１０の出力
アドレスを記憶しておいて、後日の検査の便宜を図るこ
ともできる。

同様にタイム保持レジスタを設けて、読み出し結果判定
回路１１が攻撃を検出したときのリアルタイムカウンタ
ーの出力を記憶しておいて、後日の検査の便宜を図るこ
ともできる。

電源電圧や温度を測定して、低すぎたり高すぎたりした
ときに、攻撃があったものと判断するようにもできる。

以上、本発明を実施例により説明したが、本発明の技術
的思想によれば、種々の変形が可能である。例えば、上
述した実施例では、内部に秘密情報を収納した容器の外
周面にメモリー素子を設け、このメモリー素子の記憶内
容を検出することで攻撃検出を行うようにしたが、メモ
リー素子以外のデジタル素子、例えばシフトレジスタや
超伝導に依る論理素子等を並べて、その動作が維持され
ているか否かを検出することで攻撃検出を行うようにす
ることもできる。

（７）発明の効果以上で説明したように、本発明は、内部に秘密情報を収
納した容器の外周面に論理素子を並べ、論理素子が正常
動作を失うことをもって外部からの攻撃の検出を行うよ
うに構成されている。この構成により、容器の外周面に
論理素子を並べるようにしたことで、量産が可能となり
、また、論理素子の動作を検出して外部からの攻撃の検
出を行うことで、誤った攻撃検出を排除することが可能
となる。

【図面の簡単な説明】

第１図は、本発明による攻撃対抗容器の一実施例を示す
斜視図、第２図は、本発明による攻撃対抗容器の一実施例を示す
平面図、第３図は、本発明による攻撃対抗容器の一実施例を示す
ブロック図、第４図は、本発明による攻撃対抗容器の一実施例を示す
平面図と断面図、第５図は、本発明による攻撃対抗容器の一実施例を示す
平面図と断面図、第６図は、本発明による攻撃対抗容器の他の実施例を示
す斜視図、第７図は、本発明による攻撃対抗容器の他の実施例を示
す平面図、第８図は、本発明による攻撃対抗容器の他の実施例を示
す平面図、第９図は、本発明による攻撃対抗容器の他の実施例を示
す平面図、第１０図は、本発明による攻撃対抗容器の他の実施例を
示す平面図、第１１図は、本発明による攻撃対抗容器の他の実施例を
示す斜視図、第１２図は、本発明による攻撃対抗容器の他の実施例を
示す平面図、第１３図は、本発明による攻撃対抗容器の他の実施例を
示す斜視図、第１４図は、本発明による攻撃対抗容器の他の実施例を
示す斜視図、第１５図は、本発明による攻撃対抗容器の他の実施例を
示す平面図、第１６図は、本発明による攻撃対抗容器の他の実施例を
示す斜視図、第１７図は、本発明による攻撃対抗容器の他の実施例を
示す平面図、第１８図は、本発明による攻撃対抗容器の他の実施例を
示す斜視図、第１９図は、本発明による攻撃対抗容器゛の他の実施例
を示す斜視図、第２０図は、本発明による攻撃対抗容器の一実施例を示
すブロック図である。・・・・攻撃対抗容器・・・・基板・・・・基板・・・・メモリー素子・・・・閉口・・・・第１層・・・・第２層トランジスタアドレス発生回路読み出し結果判定回路秘密消去回路電源秘密保持回路入力端子出力端子書込み回路読出し回路抵抗

Claims

【特許請求の範囲】

（１）内部に秘密情報を収納した容器の外周面に論理素
子を並べ、該論理素子が正常動作を失うことをもって外
部からの攻撃の検出を行うことを特徴とする攻撃対抗容
器。
（２）前記論理素子が、メモリー素子を構成することを
特徴とする特許請求の範囲第１項記載の攻撃対抗容器。
（３）前記論理素子が、前記容器の全外周面に設けられ
ていることを特徴とする特許請求の範囲第１項記載の攻
撃対抗容器。
（４）前記論理素子が、前記容器の外周面の一部分に設
けられていることを特徴とする特許請求の範囲第１項記
載の攻撃対抗容器。
（５）前記論理素子が、前記容器の外周面に複数の層を
なして設けられていることを特徴とする特許請求の範囲
第１項記載の攻撃対抗容器。