JPH0244175B2 - - Google Patents
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- JPH0244175B2 JPH0244175B2 JP57215189A JP21518982A JPH0244175B2 JP H0244175 B2 JPH0244175 B2 JP H0244175B2 JP 57215189 A JP57215189 A JP 57215189A JP 21518982 A JP21518982 A JP 21518982A JP H0244175 B2 JPH0244175 B2 JP H0244175B2
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- JP
- Japan
- Prior art keywords
- voltage
- transistor
- circuit
- capacitor
- pulse
- Prior art date
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- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 32
- 238000007599 discharging Methods 0.000 claims description 2
- 238000000605 extraction Methods 0.000 claims description 2
- 238000005070 sampling Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Description
【発明の詳細な説明】
この発明はパルス発生回路に係り、特にサンプ
ルホールド回路におけるサンプリングパルスの形
成等に好適なパルス発生回路に関する。
ルホールド回路におけるサンプリングパルスの形
成等に好適なパルス発生回路に関する。
第１図Ａに示す電圧波形において、S1点をサン
プリングする際、従来、第１図Ｂに示す点S1，S2
に対応する幅のパルスを用いてサンプリング中の
電圧変動を防ぎサンプリングしている。このた
め、サンプリングする値は、S1，S2点のトランジ
ユントの影響を避けるため、実際にはＳ点のみを
包含する幅のみを持つようなパルスでよく、理想
的には第１図Ｃに示すパルスの幅で十分である。
プリングする際、従来、第１図Ｂに示す点S1，S2
に対応する幅のパルスを用いてサンプリング中の
電圧変動を防ぎサンプリングしている。このた
め、サンプリングする値は、S1，S2点のトランジ
ユントの影響を避けるため、実際にはＳ点のみを
包含する幅のみを持つようなパルスでよく、理想
的には第１図Ｃに示すパルスの幅で十分である。
そこで、この発明は、このようなサンプリング
精度の向上等に最適なパルスを形成するパルス発
生回路の一方式の提供を目的とする。
精度の向上等に最適なパルスを形成するパルス発
生回路の一方式の提供を目的とする。
即ち、この発明のパルス発生回路は、第１の抵
抗２０を通して充電されるコンデンサ８を備えた
時定数回路４と、前記コンデンサに並列に接続さ
れて該コンデンサに放電回路を形成するスイツチ
ング回路１０と、エミツタを共通化した第１及び
第２のトランジスタ５２，５４からなる差動対が
設置され、第２、第３及び第４の抵抗６２，６
４，７２の直列回路における前記第４の抵抗にベ
ースにスイツチングパルスが加えられてスイツチ
ングする第３のトランジスタ７０が並列に接続さ
れ、該トランジスタが非導通のときに上限基準電
圧、前記トランジスタが導通のときに下限基準電
圧が形成され、前記第１のトランジスタのベース
に前記コンデンサの充電電圧、前記第２のトラン
ジスタのベースに前記上限基準電圧又は前記下限
基準電圧が加えられ、前記上限基準電圧又は前記
下限基準電圧と前記コンデンサの充電電圧との大
小関係によりパルスを発生する電圧比較回路１４
と、トリガパルスの到来により前記スイツチング
回路を非導通状態にし、前記電圧比較回路が発生
した前記パルスの到来によつて前記スイツチング
回路を導通状態にするスイツチング制御回路１２
と、前記コンデンサの放電電圧を検出するととも
に、この放電電圧レベル内に上限電圧と下限電圧
とが設定され、これら上限電圧及び下限電圧と前
記コンデンサの放電電圧とを比較し、前記上限電
圧及び前記下限電圧の電圧範囲で設定される時間
幅のパルスを発生するウインドコンパレータ６
と、前記電圧比較回路が発生した前記パルスを受
けてスイツチングし、前記ウインドコンパレータ
が発生した前記パルスの取り出しを制御するゲー
ト回路７とを備えたものである。
抗２０を通して充電されるコンデンサ８を備えた
時定数回路４と、前記コンデンサに並列に接続さ
れて該コンデンサに放電回路を形成するスイツチ
ング回路１０と、エミツタを共通化した第１及び
第２のトランジスタ５２，５４からなる差動対が
設置され、第２、第３及び第４の抵抗６２，６
４，７２の直列回路における前記第４の抵抗にベ
ースにスイツチングパルスが加えられてスイツチ
ングする第３のトランジスタ７０が並列に接続さ
れ、該トランジスタが非導通のときに上限基準電
圧、前記トランジスタが導通のときに下限基準電
圧が形成され、前記第１のトランジスタのベース
に前記コンデンサの充電電圧、前記第２のトラン
ジスタのベースに前記上限基準電圧又は前記下限
基準電圧が加えられ、前記上限基準電圧又は前記
下限基準電圧と前記コンデンサの充電電圧との大
小関係によりパルスを発生する電圧比較回路１４
と、トリガパルスの到来により前記スイツチング
回路を非導通状態にし、前記電圧比較回路が発生
した前記パルスの到来によつて前記スイツチング
回路を導通状態にするスイツチング制御回路１２
と、前記コンデンサの放電電圧を検出するととも
に、この放電電圧レベル内に上限電圧と下限電圧
とが設定され、これら上限電圧及び下限電圧と前
記コンデンサの放電電圧とを比較し、前記上限電
圧及び前記下限電圧の電圧範囲で設定される時間
幅のパルスを発生するウインドコンパレータ６
と、前記電圧比較回路が発生した前記パルスを受
けてスイツチングし、前記ウインドコンパレータ
が発生した前記パルスの取り出しを制御するゲー
ト回路７とを備えたものである。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。第２図はこの発明のパルス発
生回路の実施例を示している。図において、この
パルス発生回路には、ヒステリシス特性を持つ単
安定マルチバイブレータ２と、この単安定マルチ
バイブレータ２の時定数回路４の放電波形の中間
レベル点を基準電圧にして上限比較電圧及び下限
比較電圧を設定したウインドコンパレータ６と、
時定数回路４の放電波形においての中間レベルに
おいて出力パルスを発生させるゲート回路７とが
設置されている。
て詳細に説明する。第２図はこの発明のパルス発
生回路の実施例を示している。図において、この
パルス発生回路には、ヒステリシス特性を持つ単
安定マルチバイブレータ２と、この単安定マルチ
バイブレータ２の時定数回路４の放電波形の中間
レベル点を基準電圧にして上限比較電圧及び下限
比較電圧を設定したウインドコンパレータ６と、
時定数回路４の放電波形においての中間レベルに
おいて出力パルスを発生させるゲート回路７とが
設置されている。
単安定マルチバイブレータ２には前記時定数回
路４のコンデンサ８の充放電を切換えるスイツチ
ング回路１０と、このスイツチング回路１０を制
御するスイツチング制御回路１２と、コンデンサ
８の充電電圧と基準電圧とを比較する電圧比較回
路１４とが設置され、電圧比較回路１４の内部に
はヒステリシス回路１６が設置されている。
路４のコンデンサ８の充放電を切換えるスイツチ
ング回路１０と、このスイツチング回路１０を制
御するスイツチング制御回路１２と、コンデンサ
８の充電電圧と基準電圧とを比較する電圧比較回
路１４とが設置され、電圧比較回路１４の内部に
はヒステリシス回路１６が設置されている。
前記時定数回路４は電圧印加端子１８と基準電
位点との間に第１の抵抗２０及び前記コンデンサ
８を直列に接続して構成され、この実施例の回路
はICで構成されるため、コンデンサ８は外部接
続用端子２２と基準電位点との間に接続されてい
る。
位点との間に第１の抵抗２０及び前記コンデンサ
８を直列に接続して構成され、この実施例の回路
はICで構成されるため、コンデンサ８は外部接
続用端子２２と基準電位点との間に接続されてい
る。
コンデンサ８の端子間には前記スイツチング回
路１０が接続され、この実施例では抵抗２４を介
してスイツチング用のトランジスタ２６がエミツ
タを基準電位点側にして接続されている。このト
ランジスタ２６のベースには、前記スイツチング
制御回路１２が接続され、スイツチング制御入力
が与えられるように成つている。
路１０が接続され、この実施例では抵抗２４を介
してスイツチング用のトランジスタ２６がエミツ
タを基準電位点側にして接続されている。このト
ランジスタ２６のベースには、前記スイツチング
制御回路１２が接続され、スイツチング制御入力
が与えられるように成つている。
スイツチング制御回路１２はNANDゲート２
８，３０，３２，３４及びフリツプフロツプ回路
３６，３８で構成されている。フリツプフロツプ
回路３６はNANDゲート４０，４２、フリツプ
フロツプ回路３８はNANDゲート４４，４６で
構成さている。NANDゲート２８，３２，３４
はインバータとして使用されている。NANDゲ
ート２８には単安定マルチバイブレータとしての
トリガパルスが与えられる入力端子４８が形成さ
れ、NANDゲート４６にはパルス出力を取り出
すための出力端子５０が形成されている。即ち、
このスイツチング制御回路１２はトリガパルスに
応動してスイツチング制御出力を発生するととも
に、前記電圧比較回路１４の出力に基づいて初期
状態に復帰し得るように構成されている。
８，３０，３２，３４及びフリツプフロツプ回路
３６，３８で構成されている。フリツプフロツプ
回路３６はNANDゲート４０，４２、フリツプ
フロツプ回路３８はNANDゲート４４，４６で
構成さている。NANDゲート２８，３２，３４
はインバータとして使用されている。NANDゲ
ート２８には単安定マルチバイブレータとしての
トリガパルスが与えられる入力端子４８が形成さ
れ、NANDゲート４６にはパルス出力を取り出
すための出力端子５０が形成されている。即ち、
このスイツチング制御回路１２はトリガパルスに
応動してスイツチング制御出力を発生するととも
に、前記電圧比較回路１４の出力に基づいて初期
状態に復帰し得るように構成されている。
電圧比較回路１４は第１及び第２のトランジス
タ５２，５４、トランジスタ５６，５８，６０、
第２及び第３の抵抗６２，６４並びに抵抗６６，
６８で構成され、この電圧比較回路１４に設置さ
れたヒステリシス回路１６は第３のトランジスタ
７０、第４の抵抗７２及び抵抗７４で構成されて
いる。即ち、トランジスタ５２，５４はエミツタ
を共通に接続して差動対を構成し、トランジスタ
５２のベースにはコンデンサ８の端子電圧が印加
され、他方のトランジスタ５４のベースには抵抗
６２，６４，７２の直列回路から成る分圧回路を
基準電圧として、上限基準電圧、下限基準電圧が
設定されている。トランジスタ５４のコレクタと
電圧印加端子１８との間にはダイオード接続され
たトランジスタ５６が接続され、このトランジス
タ５６のベース・コレクタにはトランジスタ５８
のベースが共通に接続され、このトランジスタ５
８のコレクタにはトランジスタ６０のベースが接
続されている。トランジスタ６０のコレクタには
出力端子７６が形成されているとともに、抵抗６
６を介して電圧印加端子１８に接続され、エミツ
タは基準電位点に接続されている。また、抵抗７
２の端子間にはトランジスタ７０が接続され、こ
のトランジスタ７０のベースには抵抗７４を介し
てトランジスタ６０のコレクタに接続されてい
る。このコレクタから取り出される電圧比較回路
１４の出力は、NANDゲート３２を介してフリ
ツプフロツプ回路３８の入力と成つている。
タ５２，５４、トランジスタ５６，５８，６０、
第２及び第３の抵抗６２，６４並びに抵抗６６，
６８で構成され、この電圧比較回路１４に設置さ
れたヒステリシス回路１６は第３のトランジスタ
７０、第４の抵抗７２及び抵抗７４で構成されて
いる。即ち、トランジスタ５２，５４はエミツタ
を共通に接続して差動対を構成し、トランジスタ
５２のベースにはコンデンサ８の端子電圧が印加
され、他方のトランジスタ５４のベースには抵抗
６２，６４，７２の直列回路から成る分圧回路を
基準電圧として、上限基準電圧、下限基準電圧が
設定されている。トランジスタ５４のコレクタと
電圧印加端子１８との間にはダイオード接続され
たトランジスタ５６が接続され、このトランジス
タ５６のベース・コレクタにはトランジスタ５８
のベースが共通に接続され、このトランジスタ５
８のコレクタにはトランジスタ６０のベースが接
続されている。トランジスタ６０のコレクタには
出力端子７６が形成されているとともに、抵抗６
６を介して電圧印加端子１８に接続され、エミツ
タは基準電位点に接続されている。また、抵抗７
２の端子間にはトランジスタ７０が接続され、こ
のトランジスタ７０のベースには抵抗７４を介し
てトランジスタ６０のコレクタに接続されてい
る。このコレクタから取り出される電圧比較回路
１４の出力は、NANDゲート３２を介してフリ
ツプフロツプ回路３８の入力と成つている。
また、ウインドコンパレータ６はトランジスタ
７８，８０，８２，８４，８６，８８，９０，９
２，９４，９６，１００、ダイオード１０２，１
０４及び抵抗１０６，１０８，１１０，１１２，
１１４，１１５，１１６，１１８，１２０，１２
２，１２４，１２６で構成されている。トランジ
スタ１００、ダイオード１０２，１０４及び抵抗
１０６は定電流回路を構成し、この定電流回路で
与えられる定電流はカレントミラー回路を構成す
るトランジスタ７８，８０，８２を介してトラン
ジスタ８４，８６のエミツタに抵抗１１６，１１
８を介して供給されるとともに、カレントミラー
回路を構成するトランジスタ９２，９４，９６を
介してトランジスタ８４，８６のコレクタ電流及
びトランジスタ８８，９０のベース電流が規制さ
れるように成つている。そして、トランジスタ８
８のコレクタにはパルス発生回路としての出力端
子１２８が形成されている。
７８，８０，８２，８４，８６，８８，９０，９
２，９４，９６，１００、ダイオード１０２，１
０４及び抵抗１０６，１０８，１１０，１１２，
１１４，１１５，１１６，１１８，１２０，１２
２，１２４，１２６で構成されている。トランジ
スタ１００、ダイオード１０２，１０４及び抵抗
１０６は定電流回路を構成し、この定電流回路で
与えられる定電流はカレントミラー回路を構成す
るトランジスタ７８，８０，８２を介してトラン
ジスタ８４，８６のエミツタに抵抗１１６，１１
８を介して供給されるとともに、カレントミラー
回路を構成するトランジスタ９２，９４，９６を
介してトランジスタ８４，８６のコレクタ電流及
びトランジスタ８８，９０のベース電流が規制さ
れるように成つている。そして、トランジスタ８
８のコレクタにはパルス発生回路としての出力端
子１２８が形成されている。
そして、前記ゲート回路７はトランジスタ６０
のコレクタ電位に応動して出力端子１２８の出力
の発生を制御するように構成されている。即ち、
電圧印加端子１８と基準電位点との間には、トラ
ンジスタ１３４がコレクタ側に抵抗１３２を介し
て接続され、このトランジスタ１３４のベースは
トランジスタ６０のコレクタに接続されている。
このトランジスタ１３４のコレクタには、トラン
ジスタ１３６のベースが接続され、このトランジ
スタ１３６はトランジスタ８８のコレクタと基準
電位点との間に接続されている。従つて、トラン
ジスタ１３４，１３６はトランジスタ８８，９０
とワイヤードOR回路を構成している。
のコレクタ電位に応動して出力端子１２８の出力
の発生を制御するように構成されている。即ち、
電圧印加端子１８と基準電位点との間には、トラ
ンジスタ１３４がコレクタ側に抵抗１３２を介し
て接続され、このトランジスタ１３４のベースは
トランジスタ６０のコレクタに接続されている。
このトランジスタ１３４のコレクタには、トラン
ジスタ１３６のベースが接続され、このトランジ
スタ１３６はトランジスタ８８のコレクタと基準
電位点との間に接続されている。従つて、トラン
ジスタ１３４，１３６はトランジスタ８８，９０
とワイヤードOR回路を構成している。
以上の構成に基づき、その動作を第３図に示す
動作タイミングを参照して説明する。第３図Ａに
示すトリガパルスが入力端子４８に与えられる
と、スイツチング制御回路１２は低（Ｌ）レベル
となり、このＬレベル出力はNANDゲート３４
からトランジスタ２６のベースに与えられる。こ
の結果、トランジスタ２６は不導通状態となり、
コンデンサ８は抵抗２０を介して充電され、第３
図ＢのB1はその充電波形を示している。第３図
Ｃはトランジスタ２６のベース電位、即ち
NANDゲート３４の出力を示し、Ｌレベル期間
において、コンデンサ８は充電状態となる。即
ち、コンデンサ８の充電電圧が電圧比較回路１４
のトランジスタ５４に設定される上限基準電圧
VMに到達するまで、電圧比較回路１４のトラン
ジスタ５４は導通状態に成つており、このトラン
ジスタ５４の動作はトランジスタ５６，５８，６
０を経てスイツチング制御回路１２のNANDゲ
ート３２に与えられる結果、NANDゲート３４
の出力はコンデンサ８の充電電圧が上限基準電圧
VMに到達するまで、Ｌレベルに維持される。こ
こで、抵抗６２，６４，７２の抵抗値をR62，
R64，R72、電圧印加端子１８に印加される電圧
をVccとすると、上限基準電圧VMは VM＝Vcc（R64＋R72）／（R62＋R64＋R72）
……(1) で与えられる。
動作タイミングを参照して説明する。第３図Ａに
示すトリガパルスが入力端子４８に与えられる
と、スイツチング制御回路１２は低（Ｌ）レベル
となり、このＬレベル出力はNANDゲート３４
からトランジスタ２６のベースに与えられる。こ
の結果、トランジスタ２６は不導通状態となり、
コンデンサ８は抵抗２０を介して充電され、第３
図ＢのB1はその充電波形を示している。第３図
Ｃはトランジスタ２６のベース電位、即ち
NANDゲート３４の出力を示し、Ｌレベル期間
において、コンデンサ８は充電状態となる。即
ち、コンデンサ８の充電電圧が電圧比較回路１４
のトランジスタ５４に設定される上限基準電圧
VMに到達するまで、電圧比較回路１４のトラン
ジスタ５４は導通状態に成つており、このトラン
ジスタ５４の動作はトランジスタ５６，５８，６
０を経てスイツチング制御回路１２のNANDゲ
ート３２に与えられる結果、NANDゲート３４
の出力はコンデンサ８の充電電圧が上限基準電圧
VMに到達するまで、Ｌレベルに維持される。こ
こで、抵抗６２，６４，７２の抵抗値をR62，
R64，R72、電圧印加端子１８に印加される電圧
をVccとすると、上限基準電圧VMは VM＝Vcc（R64＋R72）／（R62＋R64＋R72）
……(1) で与えられる。
コンデンサ８の充電電圧が上限基準電圧VMに
到達すると、電圧比較回路１４のトランジスタ５
２，５４の動作が反転し、トランジスタ５４が不
導通状態に移行するため、トランジスタ５６，５
８のスイツチング動作を経て、トランジスタ６０
のコレクタ電位は高（Ｈ）レベルに移行する。こ
のコレクタ出力はスイツチング制御回路１２の
NANDゲート３２に入力され、NANDゲート３
４の出力はＨレベルに移行し、トランジスタ２６
が導通状態となるため、コンデンサ８はトランジ
スタ２６を介して放電される。第３図Ｂにおい
て、B2は放電波形を示している。
到達すると、電圧比較回路１４のトランジスタ５
２，５４の動作が反転し、トランジスタ５４が不
導通状態に移行するため、トランジスタ５６，５
８のスイツチング動作を経て、トランジスタ６０
のコレクタ電位は高（Ｈ）レベルに移行する。こ
のコレクタ出力はスイツチング制御回路１２の
NANDゲート３２に入力され、NANDゲート３
４の出力はＨレベルに移行し、トランジスタ２６
が導通状態となるため、コンデンサ８はトランジ
スタ２６を介して放電される。第３図Ｂにおい
て、B2は放電波形を示している。
また、トランジスタ６０のコレクタ電位がＨレ
ベルに移行すると、トランジスタ７０が導通状態
に移行し、抵抗７２が短絡されるため、トランジ
スタ５４のベースには下限基準電圧VLが設定さ
れることになる。この結果、コンデンサ８の端子
電圧が下限基準電圧VLに移行するまで、トラン
ジスタ５４は不導通状態に維持され、第３図Ｄに
示すように、上限基準電圧VMから下限基準電圧
VLに至る期間で与えられるパルスが出力端子７
６から発生する。なお、下限基準電圧VLは VL＝VccR64／（R62＋R64） ……(2) で与えられる。
ベルに移行すると、トランジスタ７０が導通状態
に移行し、抵抗７２が短絡されるため、トランジ
スタ５４のベースには下限基準電圧VLが設定さ
れることになる。この結果、コンデンサ８の端子
電圧が下限基準電圧VLに移行するまで、トラン
ジスタ５４は不導通状態に維持され、第３図Ｄに
示すように、上限基準電圧VMから下限基準電圧
VLに至る期間で与えられるパルスが出力端子７
６から発生する。なお、下限基準電圧VLは VL＝VccR64／（R62＋R64） ……(2) で与えられる。
一方、ウインドコンパレータ６にはコンデンサ
８の放電波形の中間に基準電圧VNが設定され、
この基準電圧VNを包含して上限比較電圧V2及び
下限比較電圧V1でウインド幅ΔVWが設定されて
いる。ここで、抵抗１１４，１１５の抵抗値を
R114，R115とすると、基準電圧VNは、 VN＝R115／（R114＋R115） ……(3) で与えられる。
８の放電波形の中間に基準電圧VNが設定され、
この基準電圧VNを包含して上限比較電圧V2及び
下限比較電圧V1でウインド幅ΔVWが設定されて
いる。ここで、抵抗１１４，１１５の抵抗値を
R114，R115とすると、基準電圧VNは、 VN＝R115／（R114＋R115） ……(3) で与えられる。
また、トランジスタ８２に流れる電流をI1、ト
ランジスタ９２に流れる電流I2、トランジスタ９
４に流れる電流I2′とすると、ウインド幅ΔVWは、 ΔVW＝VT｛1n（I1／２）／I2 ＋1n（I1／２）／I2′｝ ……(4) で与えられる。但し、式(4)において、（I1／２）＜
I2、（I1／２）＜I2′を条件とする。
ランジスタ９２に流れる電流I2、トランジスタ９
４に流れる電流I2′とすると、ウインド幅ΔVWは、 ΔVW＝VT｛1n（I1／２）／I2 ＋1n（I1／２）／I2′｝ ……(4) で与えられる。但し、式(4)において、（I1／２）＜
I2、（I1／２）＜I2′を条件とする。
このように設定されるウインド幅ΔVWにコン
デンサ８の端子電圧が入ると、出力端子１２８に
はウインド幅ΔVWで与えられたパルス幅を持つ
第３図Ｅに示すパルスが発生する。即ち、区間ａ
では、トランジスタ９０が導通、トランジスタ８
８が不導通となり、区間ｂでは、トランジスタ８
８，９０が共に不導通、区間ｃではトランジスタ
８８が導通、トランジスタ９０が不導通となる。
なお、コンデンサ８の充電波形B1においても、
ウインド幅ΔVW内ではウインドコンパレータ６
が動作するが、このとき、第３図Ｄに示すよう
に、トランジスタ６０のコレクタ電位がＬレベル
となり、トランジスタ１３４が不導通状態となつ
てトランジスタ１３６が導通するため、出力端子
１２８は基準電位点レベルに保持され、出力パル
スの発生が阻止される。従つて、コンデンサ８の
放電時のみ出力パルスが形成されることになる。
デンサ８の端子電圧が入ると、出力端子１２８に
はウインド幅ΔVWで与えられたパルス幅を持つ
第３図Ｅに示すパルスが発生する。即ち、区間ａ
では、トランジスタ９０が導通、トランジスタ８
８が不導通となり、区間ｂでは、トランジスタ８
８，９０が共に不導通、区間ｃではトランジスタ
８８が導通、トランジスタ９０が不導通となる。
なお、コンデンサ８の充電波形B1においても、
ウインド幅ΔVW内ではウインドコンパレータ６
が動作するが、このとき、第３図Ｄに示すよう
に、トランジスタ６０のコレクタ電位がＬレベル
となり、トランジスタ１３４が不導通状態となつ
てトランジスタ１３６が導通するため、出力端子
１２８は基準電位点レベルに保持され、出力パル
スの発生が阻止される。従つて、コンデンサ８の
放電時のみ出力パルスが形成されることになる。
このようにヒステリシス特性を持つ単安定マル
チバイブレータ２と、コンデンサ８の放電波形の
中間値を基準電圧に設定したウインド幅を持つウ
インドコンパレータ６とにより、基準電位点を最
小範囲で包含するパルス幅を持つパルスを形成す
ることができる。従つて、基準電圧をサンプリン
グ電圧に対応させると、精度の高いサンプリング
パルスが形成できることが分る。
チバイブレータ２と、コンデンサ８の放電波形の
中間値を基準電圧に設定したウインド幅を持つウ
インドコンパレータ６とにより、基準電位点を最
小範囲で包含するパルス幅を持つパルスを形成す
ることができる。従つて、基準電圧をサンプリン
グ電圧に対応させると、精度の高いサンプリング
パルスが形成できることが分る。
以上説明したように、この発明によれば、一定
の電圧幅に対応して精度の高いパルス幅を持つパ
ルスを形成でき、サンプリング精度の向上に最適
なパルスを得ることができる。
の電圧幅に対応して精度の高いパルス幅を持つパ
ルスを形成でき、サンプリング精度の向上に最適
なパルスを得ることができる。
第１図は従来のサンプリングパルスの形成を示
す説明図、第２図はこの発明のパルス発生回路の
実施例を示す回路図、第３図はその動作波形を示
す説明図である。 ４…時定数回路、６…ウインドコンパレータ、
７…ゲート回路、８…コンデンサ、１０…スイツ
チング回路、１２…スイツチング制御回路、１４
…電圧比較回路、１６…ヒステリシス回路、２０
…第１の抵抗、５２…第１のトランジスタ、５４
…第２のトランジスタ、６２…第２の抵抗、６４
…第３の抵抗、７０…第３のトランジスタ、７２
…第４の抵抗。
す説明図、第２図はこの発明のパルス発生回路の
実施例を示す回路図、第３図はその動作波形を示
す説明図である。 ４…時定数回路、６…ウインドコンパレータ、
７…ゲート回路、８…コンデンサ、１０…スイツ
チング回路、１２…スイツチング制御回路、１４
…電圧比較回路、１６…ヒステリシス回路、２０
…第１の抵抗、５２…第１のトランジスタ、５４
…第２のトランジスタ、６２…第２の抵抗、６４
…第３の抵抗、７０…第３のトランジスタ、７２
…第４の抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１の抵抗を通して充電されるコンデンサを
備えた時定数回路と、 前記コンデンサに並列に接続されて該コンデン
サに放電回路を形成するスイツチング回路と、 エミツタを共通化した第１及び第２のトランジ
スタからなる差動対が設置され、第２、第３及び
第４の抵抗の直列回路における前記第４の抵抗に
ベースにスイツチングパルスが加えられてスイツ
チングする第３のトランジスタが並列に接続さ
れ、該トランジスタが非導通のときに上限基準電
圧、前記トランジスタが導通のときに下限基準電
圧が形成され、前記第１のトランジスタのベース
に前記コンデンサの充電電圧、前記第２のトラン
ジスタのベースに前記上限基準電圧又は前記下限
基準電圧が加えられ、前記上限基準電圧又は前記
下限基準電圧と前記コンデンサの充電電圧との大
小関係によりパルスを発生する電圧比較回路と、 トリガパルスの到来により前記スイツチング回
路を非導通状態にし、前記電圧比較回路が発生し
た前記パルスの到来によつて前記スイツチング回
路を導通状態にするスイツチング制御回路と、 前記コンデンサの放電電圧を検出するととも
に、この放電電圧レベル内に上限電圧と下限電圧
とが設定され、これら上限電圧及び下限電圧と前
記コンデンサの放電電圧とを比較し、前記上限電
圧及び前記下限電圧の電圧範囲で設定される時間
幅のパルスを発生するウインドコンパレータと、 前記電圧比較回路が発生した前記パルスを受け
てスイツチングし、前記ウインドコンパレータが
発生した前記パルスの取り出しを制御するゲート
回路と、 を備えたことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215189A JPS59104818A (ja) | 1982-12-07 | 1982-12-07 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215189A JPS59104818A (ja) | 1982-12-07 | 1982-12-07 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104818A JPS59104818A (ja) | 1984-06-16 |
| JPH0244175B2 true JPH0244175B2 (ja) | 1990-10-03 |
Family
ID=16668147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215189A Granted JPS59104818A (ja) | 1982-12-07 | 1982-12-07 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104818A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166757A (ja) * | 1974-12-05 | 1976-06-09 | Nippon Electric Co | |
| JPS5250040B2 (ja) * | 1974-04-22 | 1977-12-21 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250040U (ja) * | 1975-10-03 | 1977-04-09 |
-
1982
- 1982-12-07 JP JP57215189A patent/JPS59104818A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250040B2 (ja) * | 1974-04-22 | 1977-12-21 | ||
| JPS5166757A (ja) * | 1974-12-05 | 1976-06-09 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59104818A (ja) | 1984-06-16 |
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