JPH0242746A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0242746A
JPH0242746A JP19382888A JP19382888A JPH0242746A JP H0242746 A JPH0242746 A JP H0242746A JP 19382888 A JP19382888 A JP 19382888A JP 19382888 A JP19382888 A JP 19382888A JP H0242746 A JPH0242746 A JP H0242746A
Authority
JP
Japan
Prior art keywords
metal
contact hole
etching
etched
contact holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19382888A
Other languages
English (en)
Inventor
Kiyonori Kajimune
鍛治梁 喜代儀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP19382888A priority Critical patent/JPH0242746A/ja
Publication of JPH0242746A publication Critical patent/JPH0242746A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多層配線構造を有する半導体装置の製造方法に
関するものである。
〔従来の技術〕
半導体装置の高集積化によって、素子間を結ぶ配線は複
雑且つ膨大になっている。このため、配線のための面積
が素子の面積に対して相対的に大きくなったり、素子間
を最短距離で結ぶことができず、ひいては高速動作の妨
げになっている。この問題を解決するために配線層を多
層にして複雑且つ膨大な配線を最適に配置しようとして
いる。
〔発明が解決しようとする課題〕
しかしながら、多層配線を実現するためには、配線層間
の接続や、異なる深さのコンタクトホールの埋め込みが
必要になる。また、半導体装置の微細化によりコンタク
トホールのアスペクト比は大きくなり、テーパエツチン
グ等のコンタクトホールの形状の最適化には限界があっ
て従来の金属形成法の蒸着法やスパッタ法では対応でき
ない。
これらの問題点の解決法として、金属の選択気相成長法
がある。この方法では、アスペクト比の大きいコンタク
トホールを埋め込むことができる。
しかし、実際の半導体装置では絶縁膜形成前の形状に凹
凸があり、コンタクトホールの深さにばらつきが生ずる
。従って、選択気相成長法を用いて多層配線を形成する
ためにはもっとも深いコンタクトホールを埋め込むのに
十分な金属を形成し。
その後浅いコンタクトホールがらはみ出した不用な金属
部分をエッチバック等の平坦化技術を用いて取り除くの
が一般的である。しがし、この方法では、工程数が増す
ばかりでなく、金属の表面が平坦化剤などにより汚染さ
れ、次の工程で金属を形成したときに接触抵抗が増すな
どの問題が生じる。
本発明の目的は平坦化の技法を用いずに深さの異なるコ
ンタクトホールを金属で埋め込む方法を提供することに
ある。
〔課題を解決するための手段〕
上記目的を達成するため、本発明の半導体装置の製造方
法においては、多層配線構造を有する半導体装置に金属
膜を埋め込むに際し、選択気相成長法により金属膜を成
長させる工程と等友釣なドライエツチングを施すことに
より平坦化を行う工程とを含むものである。
すなわち、まず、金属の選択気相成長により最も深いコ
ンタクトホールを埋め込む条件で形成し。
次に、等友釣なドライエツチングによりコンタクトホー
ル内の金属dエツチング速度を最小限に抑え、浅いコン
タクトホール上部に形成された不用な金属を取り除くも
のである。
〔作用〕
本発明においては、深いコンタクトホールを埋め込むの
に十分な金属を選択気相成長法により形成し、等友釣な
ドライエツチングを行い、浅いコンタクトホールからは
み出した金属を除去する。
等友釣なドライエツチングでは、浅いコンタクトホール
からはみ出した金属は全方向からエツチングされ、エツ
チング速度は大きい。一方、コンタクトホール内の金属
は入射角が90°近傍のエツチングガスイオンによって
しかエツチングされない。
従って等友釣なドライエツチングは平坦化工程と同じ効
果を持つ。
〔実施例〕
以下に本発明の実施例の一つについて第1図〜第3図を
用いて説明する。簡単のために第3図のような2層配線
構造の半導体装置について深さが異なるコンタクトホー
ルAとコンタクトホールBとを金属で埋め込む場合につ
いて説明する。図において、11はSL基板、12は第
一層目金属のアルミニュウムである。第二層目の配線を
形成し易いように絶縁膜(SiO□)13には平坦化を
施しており、コンタクトホールAは深く、コンタクトホ
ールBは浅い。このようなコンタクトホールに選択気相
成長法で成長させた選択気相成長金属(タングステン)
14をコンタクトホールAが埋め込まれるまで成長させ
ると、第2図(a)のようになる、また、第2図(b)
のようにコンタクトホールAから金属がはみ出すように
金属形成を行っても良い。逆に、第2図(c)のように
コンタクトホールAの埋め込みは不十分であっても良い
次に、六フッ化硫黄等をエツチングガスとして導入する
。そして、100mTorr程度の高圧条件下で低電力
の放電を起こし、等友釣なエツチングを行う。等友釣な
エツチングでは、コンタクトホールA、Bからはみ出し
た金属のエツチング速度は大きく、コンタクトホールA
、B内の金属のエツチング速度は小さいにれは、高圧の
ためにイオン化した六フッ化硫黄が数多くの気体分子と
衝突し、全方向の速度成分を持つことによる。このため
、コンタクトホールA、Bからはみ出したタングステン
14のエツチング速度は全方向からエツチングを受ける
ので大きいが、コンタクトホールA、B内のタングステ
ン14に対しては、入射角が90°近傍の粒子しかエツ
チングに寄与しない。従って、コンタクトホールA、B
内のタングステン14のエツチング速度は大幅に小さく
なる。
従って1等方的なエツチング後、第2図(a)、 (b
)は第1図(a)のように処理され、第2図(c)は第
1図(b)のように処理される。また、第2図(a)、
(b)を等友釣なエツチングによって過剰にエツチング
すると第1図(b)のようになり、第2図(c)を過剰
にエツチングしても第1図(b)の形状と大きく変わら
ない。
第1図(a)に第二層目金属を形成するには従来の蒸着
法やスパッタ法で十分である。また、第1図(b)の場
合には、選択気相成長により、どのコンタクトホールA
、Bも一様に埋め込み、その後蒸着法やスパッタ法によ
り第二層目金属を形成できる。
〔発明の効果〕
以上のように本発明によるときには金属形成後に浅いコ
ンタクトホールの上部にはみ出した余分な金属を除去す
るための平坦化工程は必要としない。さらに、金属の選
択気相成長は真空チャンバー内で行われ、選択気相成長
装置にドライエツチング機能を付加することは容易であ
る。このような装置を用いることによりウェハーを大気
に晒すことなく、同一の装置内で異なる深さのコンタク
トホールを短時間で埋め込むことができる。さらに、コ
ンタクトホールの深さが極端に異なる場合においても、
選択気相成長と等方的なエツチングを交互に複数回繰り
返し行うことによってコンタクトホールを埋め込むこと
ができる。
また、深いコンタクトホールを埋め込むために。
長時間の選択気相成長法を行うと、金属以外の反応生成
物により選択性が低下し、絶縁膜上に核が形成され、そ
こから不用な金属の成長が始まる。
しかし、本発明ではエツチングにより表面上の金属を等
方的なエツチングにより除去することができる。従って
、選択気相成長と等方的なエツチングを交互に行うこと
により、長時間の金属成長により選択性が低下するかな
り深いコンタクトホールの埋め込みにも適用できる。さ
らに、選択気相成長は半導体や金属の表面での化学反応
により生じるので、素子に対する悪影響を最小限に抑え
る条件と選択性が良い条件とが一致するとは限らない。
しかし、本発明では選択性が低下するような条件でもコ
ンタクトホールの埋め込みが少ない工程でしかも短時間
で行え、多くの選択気相成長金属材料を半導体製造プロ
セスに取り入れることができる。
以上実施例では、シリコンデバイスについて記述したが
、ガリュウムひ素などの他の半導体デバイスでも良い。
また、配線材料としてアルミニュウムとタングステンに
ついて記述したが、他の材料の組合せでも構わない。
【図面の簡単な説明】
第1図(a)、 (b)は本発明方法により処理した半
導体装置の断面図、第2図(a)〜(c)はそれぞれコ
ンタクトホールの埋め込み例を示す断面図、第3図は本
発明方法を適用する半導体装置の断面図である。 11・・・Si基板 12・・・第一層目金属(アルミニュウム)13・・・
絶縁膜(Sin2)

Claims (1)

    【特許請求の範囲】
  1. (1)多層配線構造を有する半導体装置に金属膜を埋め
    込むに際し、選択気相成長法により金属膜を成長させる
    工程と等方的なドライエッチングを施すことにより平坦
    化を行う工程とを含むことを特徴とする半導体装置の製
    造方法。
JP19382888A 1988-08-02 1988-08-02 半導体装置の製造方法 Pending JPH0242746A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19382888A JPH0242746A (ja) 1988-08-02 1988-08-02 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19382888A JPH0242746A (ja) 1988-08-02 1988-08-02 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0242746A true JPH0242746A (ja) 1990-02-13

Family

ID=16314421

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19382888A Pending JPH0242746A (ja) 1988-08-02 1988-08-02 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0242746A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6343876B2 (en) * 1997-09-08 2002-02-05 Nippon Seiki Co., Ltd. Easy-to-open package having seal opening notch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6343876B2 (en) * 1997-09-08 2002-02-05 Nippon Seiki Co., Ltd. Easy-to-open package having seal opening notch

Similar Documents

Publication Publication Date Title
US4533430A (en) Process for forming slots having near vertical sidewalls at their upper extremities
US4962063A (en) Multistep planarized chemical vapor deposition process with the use of low melting inorganic material for flowing while depositing
US5071792A (en) Process for forming extremely thin integrated circuit dice
US5518963A (en) Method for forming metal interconnection of semiconductor device
JP2838992B2 (ja) 半導体装置の製造方法
JPH11340317A (ja) 分離構造形成方法
JP2001284451A (ja) 二次元波形構造の製造方法
JPH04229625A (ja) 半導体装置の製造方法
JP2822430B2 (ja) 層間絶縁膜の形成方法
CN107742608B (zh) 双重图形侧墙掩膜刻蚀工艺
JPH0242746A (ja) 半導体装置の製造方法
JPH10335459A (ja) 半導体装置およびその製造方法
US6887785B1 (en) Etching openings of different depths using a single mask layer method and structure
JPH08293487A (ja) エッチング方法
US20080044980A1 (en) Method of forming a semiconductor device
JPH07135247A (ja) 半導体装置の製造方法
JPH02205339A (ja) 半導体装置の製造方法
JPH0565049B2 (ja)
JPH0194623A (ja) 多層配線半導体装置の製造方法
JP2900525B2 (ja) 半導体装置の製造方法
JPH09283519A (ja) 半導体装置の製造方法
JPH02180052A (ja) 半導体装置の製造方法
JPS583250A (ja) 半導体装置の製造方法
JP2909077B2 (ja) 半導体装置の製造方法
JPH02156538A (ja) 半導体装置の製造方法