JPH024007A - 保持回路 - Google Patents
保持回路Info
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- JPH024007A JPH024007A JP63322259A JP32225988A JPH024007A JP H024007 A JPH024007 A JP H024007A JP 63322259 A JP63322259 A JP 63322259A JP 32225988 A JP32225988 A JP 32225988A JP H024007 A JPH024007 A JP H024007A
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- 230000005611 electricity Effects 0.000 abstract 1
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101150088150 VTH2 gene Proteins 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/24—Storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Protection Of Generators And Motors (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源に事故が発生した際に、ＭＯＳトランジ
スタ、特にパワートランジスタを導通状態に保持する保
持回路であって、該電源の給電線に接続されているソー
ス及び該パワートランジスタのゲートに接続されている
ドレーンを有する第１のｐチャネルＭＯ３Ｉ−ランジス
クを備えている型の保持回路に関する。
スタ、特にパワートランジスタを導通状態に保持する保
持回路であって、該電源の給電線に接続されているソー
ス及び該パワートランジスタのゲートに接続されている
ドレーンを有する第１のｐチャネルＭＯ３Ｉ−ランジス
クを備えている型の保持回路に関する。
周知のように、ＭＯＳパワートランジスタは、電気負荷
、特に電気モータを制御するのに使用される。
、特に電気モータを制御するのに使用される。
電源電圧が低下した場合、電気モータの位相は、スイッ
チを閉じることによってアースに接続されなければなら
ない。そのようなスイッチは上述したＭＯＳパワートラ
ンジスタからなっており、このパワートランジスタは、
もし電力が供給されなくなると、閉じたスイッチとして
動作すべく、導通状態に保持されなければない。
チを閉じることによってアースに接続されなければなら
ない。そのようなスイッチは上述したＭＯＳパワートラ
ンジスタからなっており、このパワートランジスタは、
もし電力が供給されなくなると、閉じたスイッチとして
動作すべく、導通状態に保持されなければない。
上記の要求に答えるため、従来技術は、下記の回路構成
を提案している。
を提案している。
各パワートランジスタは閉路（メータ）回路に接続され
ており、この閉路回路は、ダイオードを介して給電線に
接続されているソースと、パワートランジスタのゲート
に接続されているドレーンとを有するＭＯＳ）ランジス
タを具備している。
ており、この閉路回路は、ダイオードを介して給電線に
接続されているソースと、パワートランジスタのゲート
に接続されているドレーンとを有するＭＯＳ）ランジス
タを具備している。
このＭＯＳ）ランジスタのゲートは、パワートランジス
タ用のメーク信号を受信すべく構成されており、そして
、このパワートランジスタは、所謂ドライバの出力から
の信号をゲートで受信する。
タ用のメーク信号を受信すべく構成されており、そして
、このパワートランジスタは、所謂ドライバの出力から
の信号をゲートで受信する。
また、メークＭＯＳトランジスタのソースとアースとの
間には、大きなキャパシタンスが設けられている。この
キャパシタンスは、電源電圧が低下した際の閉路回路か
らの電流漏れと、ドライバからの電流漏れとを？１ｌｉ
（ｘ、シ、このドライバは、電力を受電しない場合、そ
の出力をアースに短絡させる回路として動作する。
間には、大きなキャパシタンスが設けられている。この
キャパシタンスは、電源電圧が低下した際の閉路回路か
らの電流漏れと、ドライバからの電流漏れとを？１ｌｉ
（ｘ、シ、このドライバは、電力を受電しない場合、そ
の出力をアースに短絡させる回路として動作する。
上記の従来技術は、それがその目的を実質的に達成する
としても、上記のキャパシタンスの値が高くなければな
らず、このため、閉路回路を形成する集積回路にそれを
組み込むことは、コストが上昇し、しかも空間を必要と
するため、考えられない、という問題点を有している。
としても、上記のキャパシタンスの値が高くなければな
らず、このため、閉路回路を形成する集積回路にそれを
組み込むことは、コストが上昇し、しかも空間を必要と
するため、考えられない、という問題点を有している。
本発明の目的は、ＭＯＳパワートランジスタが、停電の
際に導通状態に保持されることを可能にするような設計
及び性能を有する回路を提供し、もって従来技術が有し
ていた問題点を解決することである。
際に導通状態に保持されることを可能にするような設計
及び性能を有する回路を提供し、もって従来技術が有し
ていた問題点を解決することである。
上記の目的を達成するため、本発明によれば、電源に事
故が発生した際に、ＭＯＳパワートランジスタを導通状
態に保持する保持回路であって、該電源の給電線に接続
されているソース及び該パワートランジスタのゲートに
接続されているドレーンを有する第１のｐチャネルＭＯ
Ｓトランジスタを備えている型のものにおいて、前記保
持回路が、前記第１のトランジスタのドレーン及び前記
パワートランジスタのゲートの間に接続されているダイ
オードと、該第１のトランジスタのゲートに接続されて
いるゲート及び該パワートランジスタのゲートに接続さ
れているドレーンを有するＭＯＳ型の第２のトランジス
タとを具備することを特徴とする保持回路が提供される
。
故が発生した際に、ＭＯＳパワートランジスタを導通状
態に保持する保持回路であって、該電源の給電線に接続
されているソース及び該パワートランジスタのゲートに
接続されているドレーンを有する第１のｐチャネルＭＯ
Ｓトランジスタを備えている型のものにおいて、前記保
持回路が、前記第１のトランジスタのドレーン及び前記
パワートランジスタのゲートの間に接続されているダイ
オードと、該第１のトランジスタのゲートに接続されて
いるゲート及び該パワートランジスタのゲートに接続さ
れているドレーンを有するＭＯＳ型の第２のトランジス
タとを具備することを特徴とする保持回路が提供される
。
〔実 施 Ｖ１１〕
以下、図面を参照して本発明の実施例について説明する
。
。
本発明による保持回路の一実施例の概略図である図面を
参照するに、参照符号Ｉば、停電事故が発生した際に、
ＭＯＳ （金属酸化物半導体）型の電界効果パワートラ
ンジスタＭＰを導通状態に保持する保持回路を示す。
参照するに、参照符号Ｉば、停電事故が発生した際に、
ＭＯＳ （金属酸化物半導体）型の電界効果パワートラ
ンジスタＭＰを導通状態に保持する保持回路を示す。
上記のパワートランジスタＭＰは、ｎチャネル型のもの
であり、アースに接続されているソースｓｐと、保持回
路１の出力端子ＯＵＴを形成するドレーンＤＰとを有し
ており、このドレーンには、例えば図示しない電気モー
タのような外部負荷が接続される。
であり、アースに接続されているソースｓｐと、保持回
路１の出力端子ＯＵＴを形成するドレーンＤＰとを有し
ており、このドレーンには、例えば図示しない電気モー
タのような外部負荷が接続される。
パワートランジスタＭＰは、固有のゲートキャパシタン
スＣＧＳを有するゲートＣＰを更に含んでいる。
スＣＧＳを有するゲートＣＰを更に含んでいる。
保持回路１は、給電線２に、そして正の電源■Ａに接続
されている。
されている。
詳細には、保持回路１は、ｐチャネル型の第１のトラン
ジスタＭ１を備えており、このトランジスタの、給電線
２に接続されているソースＳ１と、ダイオードＤを介し
てパワートランジスタＭＰのゲートＧ Ｐに接続されて
いるドレーンＤ】とを有している。
ジスタＭ１を備えており、このトランジスタの、給電線
２に接続されているソースＳ１と、ダイオードＤを介し
てパワートランジスタＭＰのゲートＧ Ｐに接続されて
いるドレーンＤ】とを有している。
トランジスタＭｌは、ドレーンＤＩとソースＳ工との間
に接続されている固有のダイオードＤＭ１と、保持回路
１の入力端子Ａに接続されているゲートＧ１とを有して
おり、このゲートは、パワートランジスタＭＰがメーク
状態にあることを指令する信号を受信する。
に接続されている固有のダイオードＤＭ１と、保持回路
１の入力端子Ａに接続されているゲートＧ１とを有して
おり、このゲートは、パワートランジスタＭＰがメーク
状態にあることを指令する信号を受信する。
ｎチャネルＭＯ５型の第２のトランジスタＭ２が、トラ
ンジスタＭ１のゲートＧ１に接続されているゲートと、
パワートランジスタＭＰのゲートＣＰに接続されている
）゛レーンとを有するよ・うに構成されるべく、好適に
考慮されている。
ンジスタＭ１のゲートＧ１に接続されているゲートと、
パワートランジスタＭＰのゲートＣＰに接続されている
）゛レーンとを有するよ・うに構成されるべく、好適に
考慮されている。
第２のトランジスタＭ２は又、互いに及び入力端子ＩＮ
に接続されている、ソースＳ２及び基板Ｂ２を有してお
り、この入力端子は、保持回路１の外部にあるドライバ
３の出力に接続されている。
に接続されている、ソースＳ２及び基板Ｂ２を有してお
り、この入力端子は、保持回路１の外部にあるドライバ
３の出力に接続されている。
トランジスタＭ２は、ソースＳ２ドレーンＤ２との間に
接続されている固有のダイオードＤＭ２を有している。
接続されている固有のダイオードＤＭ２を有している。
更に、トランジスタＭ２は、ドライバ３の直列抵抗に比
較して無視し得る直列抵抗を有するような大きさに作ら
れている。
較して無視し得る直列抵抗を有するような大きさに作ら
れている。
本発明の保持回路１の動作は、以下の通りである。
電力が給電線２に供給されているものと始動状態を仮定
すると、３つのケースが起こり得る。
すると、３つのケースが起こり得る。
之ニス土
これは、入力端子Ａにおける電圧Ｖが電源電圧ＶＡに等
しい（Ｖ ＝ Ｖ Ａ）ケースである。トランジスタＭ
１のゲートとソースとの間の電圧降下■ＧＳは０ボルト
であり、従って、このトランジスタはオフ状態である。
しい（Ｖ ＝ Ｖ Ａ）ケースである。トランジスタＭ
１のゲートとソースとの間の電圧降下■ＧＳは０ボルト
であり、従って、このトランジスタはオフ状態である。
これに対し、トランジスタＭ２は、もし電源電圧ＶＡが
、トランジスタＭ２のしきい値電圧Ｖ Ｔ Ｈ２用の、
入力端子ＩＮにおける電圧ＶＩＮよりも高ければ、導通
している。
、トランジスタＭ２のしきい値電圧Ｖ Ｔ Ｈ２用の、
入力端子ＩＮにおける電圧ＶＩＮよりも高ければ、導通
している。
もししきい値電圧ＶＴＨ２がダイオード電圧降下よりも
大きければ、ドライバ３はパワートランジスタＭＰのゲ
ー１−ＧＰを駆動し、出力電圧ＶＩＮは、固有のダイオ
ードＤＭ２の端子間の電圧降下分だけ小さい値で伝達さ
れる。
大きければ、ドライバ３はパワートランジスタＭＰのゲ
ー１−ＧＰを駆動し、出力電圧ＶＩＮは、固有のダイオ
ードＤＭ２の端子間の電圧降下分だけ小さい値で伝達さ
れる。
Ｉ−ス２
これは、入力端子Ａにおける電圧Ｖが零（Ｖ＝０ポルト
）であるケースである。トランジスタＭ１は、導通して
おり、そして、ダイオードＤを介して、パワートランジ
スタＭＰのゲートコンデンサを充電する。もって、パワ
ートランジスタＭＰは導通状態にある。
）であるケースである。トランジスタＭ１は、導通して
おり、そして、ダイオードＤを介して、パワートランジ
スタＭＰのゲートコンデンサを充電する。もって、パワ
ートランジスタＭＰは導通状態にある。
同時に、トランジスタＭ２はオフ状態に置かれており、
その状態では、トランジスタＭ２は、ソースでは正電圧
又は無電圧ＶＴＮを呈し、そしてゲートＧ２では零電圧
を呈する。
その状態では、トランジスタＭ２は、ソースでは正電圧
又は無電圧ＶＴＮを呈し、そしてゲートＧ２では零電圧
を呈する。
立：≦翌１
これは、給電線２上に電圧の供給が無＜ （ＶＡ＝０
）、入力端子Ａにおける電圧が零のケースである。
）、入力端子Ａにおける電圧が零のケースである。
この動作条件は、上述したケース２に後続するものであ
るので、パワートランジスタＭＰのゲートコンデンサは
充電されており、パワートランジスタは導通し続ける。
るので、パワートランジスタＭＰのゲートコンデンサは
充電されており、パワートランジスタは導通し続ける。
トランジスタＭ２は、依然として遮断状態にあり、そし
て、トランジスタＭ１は、ダイオードＤＭ１を介してパ
ワートランジスタＭＰのコンデンサＣＧＳを放電するた
めのルートを提供し得る。
て、トランジスタＭ１は、ダイオードＤＭ１を介してパ
ワートランジスタＭＰのコンデンサＣＧＳを放電するた
めのルートを提供し得る。
実際には、電圧ＶＡは、パワートランジスタＭＰのゲー
トにおける電圧ＶＧＰより低いので、ダイオードＤは、
逆バイアスとなり、パワートランジスタＭＰのゲートコ
ンデンサの放電を抑止する。
トにおける電圧ＶＧＰより低いので、ダイオードＤは、
逆バイアスとなり、パワートランジスタＭＰのゲートコ
ンデンサの放電を抑止する。
要約すると、電流の漏れは、固有のダイオードＤＭＩを
有するトランジスタＭ１とダイオードＤの漏れのみであ
り、パワートランジスタＭＰのゲートコンデンサとドラ
イバ３とを切り離すであろう。従って、電源電圧ＶＡが
下がった時には、パワートランジスタＭＰのゲートは、
保持回路１のすべての構成要素から自動的に切り離され
、パワートランジスタは、永続的な導通状態に保持され
る。
有するトランジスタＭ１とダイオードＤの漏れのみであ
り、パワートランジスタＭＰのゲートコンデンサとドラ
イバ３とを切り離すであろう。従って、電源電圧ＶＡが
下がった時には、パワートランジスタＭＰのゲートは、
保持回路１のすべての構成要素から自動的に切り離され
、パワートランジスタは、永続的な導通状態に保持され
る。
以上のように、本発明の保持回路は、従来技術が有して
いた技術的な問題点を解決すると共に、多くの利点をも
たらす。その内の顕著な利点は、パワートランジスタの
固有のゲートキャパシタンスが、電源電圧の低下が発生
した際に、それを導通状態に保持すために利用されると
いうことである。
いた技術的な問題点を解決すると共に、多くの利点をも
たらす。その内の顕著な利点は、パワートランジスタの
固有のゲートキャパシタンスが、電源電圧の低下が発生
した際に、それを導通状態に保持すために利用されると
いうことである。
本発明の回路は、特に少ない数の部品で構成されており
、電力が供給されていない時のドライへの漏れ電流を相
殺するための装置を不必要にする。
、電力が供給されていない時のドライへの漏れ電流を相
殺するための装置を不必要にする。
電力が供給されていない時にも、極めて簡単な方法で、
保持回路は駆動され得る。何故ならば、入力端子Ａは、
その入力インピーダンスが略無限大であり、その条件の
下で、低論理値を有する信号を受信するからである。
保持回路は駆動され得る。何故ならば、入力端子Ａは、
その入力インピーダンスが略無限大であり、その条件の
下で、低論理値を有する信号を受信するからである。
図面は、本発明による保持回路の一実施例の概略図であ
る。 １・・・保持回路 ２・・・給電線 ３・・・ドライバ ＭＰ・・パワートランジスタ 代理人 弁理士 三 好 保 男 代理人 弁理士 三 好 秀 和
る。 １・・・保持回路 ２・・・給電線 ３・・・ドライバ ＭＰ・・パワートランジスタ 代理人 弁理士 三 好 保 男 代理人 弁理士 三 好 秀 和
Claims (1)
- 【特許請求の範囲】 電源（ＶＡ）に事故が発生した際に、ＭＯＳパワートラ
ンジスタ（ＭＰ）を導通状態に保持する保持回路であっ
て、該電源（ＶＡ）の給電線（２）に接続されているソ
ース（Ｓ１）及び該パワートランジスタ（ＭＰ）のゲー
ト（ＧＰ）に接続されているドレーン（Ｄ１）を有する
第１のｐチャネルＭＯＳトランジスタ（Ｍ１）を備えて
いる型のものにおいて、 前記保持回路が、前記第１のトランジスタのドレーン（
Ｄ１）及び前記パワートランジスタのゲート（ＧＰ）の
間に接続されているダイオード（Ｄ）と、該第１のトラ
ンジスタ（Ｍ１）のゲート（Ｇ１）に接続されているゲ
ート（Ｇ２）及び該パワートランジスタ（ＭＰ）のゲー
ト（ＧＰ）に接続されているドレーン（Ｄ２）を有する
ＭＯＳ型の第２のトランジスタ（Ｍ２）とを具備するこ
とを特徴とする保持回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT23162-A/87 | 1987-12-22 | ||
| IT8723162A IT1224644B (it) | 1987-12-22 | 1987-12-22 | Circuito per il mantenimento in conduzione di un transistore mos in mancanza di tensione di alimentazione elettrica. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH024007A true JPH024007A (ja) | 1990-01-09 |
| JP2770969B2 JP2770969B2 (ja) | 1998-07-02 |
Family
ID=11204432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322259A Expired - Fee Related JP2770969B2 (ja) | 1987-12-22 | 1988-12-22 | 保持回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4914316A (ja) |
| EP (1) | EP0321702B1 (ja) |
| JP (1) | JP2770969B2 (ja) |
| DE (1) | DE3884925T2 (ja) |
| IT (1) | IT1224644B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065047A (en) * | 1989-03-27 | 1991-11-12 | Nissan Motor Co., Ltd. | Digital circuit including fail-safe circuit |
| US5148047A (en) * | 1990-06-11 | 1992-09-15 | Motorola, Inc. | CMOS bus driver circuit with improved speed |
| US5138186A (en) * | 1990-07-13 | 1992-08-11 | Illinois Tool Works Inc. | Solid state switch with last state memory |
| US5130562A (en) * | 1990-08-31 | 1992-07-14 | Advanced Micro Devices, Inc. | Integrated power-sense circuit |
| US6031408A (en) * | 1991-09-20 | 2000-02-29 | Motorola, Inc. | Square-law clamping circuit |
| JP3545049B2 (ja) * | 1993-06-22 | 2004-07-21 | エスティーマイクロエレクトロニクス，インコーポレイテッド | 電源エネルギ障害時の逆起電力整流電圧 |
| JPH07129538A (ja) * | 1993-10-29 | 1995-05-19 | Mitsubishi Denki Semiconductor Software Kk | 半導体集積回路 |
| EP0655669B1 (en) * | 1993-11-30 | 2000-05-10 | STMicroelectronics S.r.l. | Stable reference voltage generator circuit |
| FR2738422B1 (fr) * | 1995-08-31 | 1997-10-24 | Suisse Electronique Microtech | Circuit de polarisation destine a fixer le niveau moyen d'une tension alternative |
| US6509781B2 (en) * | 2001-03-20 | 2003-01-21 | Koninklijke Philips Electronics N.V. | Circuit and method for controlling a dynamic, bi-directional high voltage analog switch |
| US7492211B2 (en) * | 2001-07-25 | 2009-02-17 | Nxp B.V. | Output driver equipped with a sensing resistor for measuring the current in the output driver |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3700968A (en) * | 1971-01-20 | 1972-10-24 | Messerschmitt Boelkow Blohm | Electric fuse circuit |
| JPS52153630A (en) * | 1976-06-16 | 1977-12-20 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
| FR2445642A1 (fr) * | 1978-12-29 | 1980-07-25 | Radiotechnique Compelec | Agencement de securite en cas de chute d'une tension d'alimentation continue |
| US4317056A (en) * | 1980-03-24 | 1982-02-23 | Gte Products Corporation | Voltage monitoring and indicating circuit |
| US4663547A (en) * | 1981-04-24 | 1987-05-05 | General Electric Company | Composite circuit for power semiconductor switching |
| US4737667A (en) * | 1986-03-11 | 1988-04-12 | Siemens Aktiengesellschaft | Driving circuitry for a MOSFET having a source load |
| DE3613943A1 (de) * | 1986-04-24 | 1987-10-29 | Bosch Gmbh Robert | Aus einem akkumulator gespeistes und mit einem tastschalter ein- und ausschaltbares elektronisches geraet |
-
1987
- 1987-12-22 IT IT8723162A patent/IT1224644B/it active
-
1988
- 1988-11-18 DE DE88119207T patent/DE3884925T2/de not_active Expired - Fee Related
- 1988-11-18 EP EP88119207A patent/EP0321702B1/en not_active Expired - Lifetime
- 1988-12-12 US US07/283,232 patent/US4914316A/en not_active Expired - Lifetime
- 1988-12-22 JP JP63322259A patent/JP2770969B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0321702B1 (en) | 1993-10-13 |
| JP2770969B2 (ja) | 1998-07-02 |
| US4914316A (en) | 1990-04-03 |
| DE3884925D1 (de) | 1993-11-18 |
| DE3884925T2 (de) | 1994-02-03 |
| IT8723162A0 (it) | 1987-12-22 |
| EP0321702A2 (en) | 1989-06-28 |
| IT1224644B (it) | 1990-10-18 |
| EP0321702A3 (en) | 1990-08-22 |
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