JPH0237590A

JPH0237590A - メモリサイクル制御方式

Info

Publication number: JPH0237590A
Application number: JP63187710A
Authority: JP
Inventors: Shinya Asakura; 眞也朝倉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-07-27
Filing date: 1988-07-27
Publication date: 1990-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕ＲＯＭカード、ＲＯＭカートリッジ等のメモリサイクル
制御に関し、使用される記憶素子が高速のものと置き換わったときも
最適なメモリサイクルで制御することを目的とし、内部記憶の容量を補足するため着脱自在に付加されるＲ
ＯＭカード若しくはＲＯＭカートリッジを備えたデータ
処理装置において、ＲＯＭカード若しくはＲＯＭカート
リッジ内に、使用されている記憶素子の動作速度若しく
はメモリサイクルを延長する持ちサイクル数を示すデー
タを記憶する記憶素子データ部を備え、中央処理装置に
、ＲＯＭカード若しくはＲｏＭｈ−トリフジ内の記憶素
子データ部を読み出力ボートに持ちサイクル数をセント
する持ちサイクル数出力プログラムを備えると共に、出
力ボートにセットされた値に基づいて持ちサイクルを発
生する持ちサイクル発生回路を備え、現在挿入されてい
るＲＯＭカード若しくはＲＯＭカートリッジの使用記憶
素子の動作速度に応じて、必要最小限の持ちサイクルを
°付加したメモリサイクルにより読み出すよう構成する
。

−ドおよびＲＯＭカートリッジ等が使用されている。

記憶素子の性能向上は目覚ましく、高速且つ安価な素子
が続々供給されるようになっており、初めＲＯＭカード
、ＲＯＭカートリッジ等で使用されていた記憶素子に合
わせて設計された回路では、高速な素子が使用されるよ
うになっても、その高速の利点を活かすことができない
という問題が生じている。

〔産業上の利用分野〕

本発明は、データ処理装置において、内部記憶の容量を
補足するため着脱自在に付加されるＲＯＭ（読出し専用
メモリ）カードおよびＲＯＭカートリッジ等の読出し制
御方式に関する。

小型のデータ処理装置、例えばワードプロセッサにおい
て、内部記憶に追加して、使用分野若しくは使用目的に
応じた固定データをカードまたはカートリッジ状の記憶
素子に記憶させ、コネクタにより処理装置に着脱自在の
構成としたＲＯＭ力〔従来の技術〕処理装置がＲＯＭ　（読出し専用メモリ）カード、ＲＯ
Ｍカートリッジ等の記憶素子をアクセスする場合、記憶
素子の動作速度が処理装置のメモリサイクル（メモリを
１回アクセスするのに要するクロック数）に対して遅い
場合、ウェイト（持ち）サイクルを挿入して、メモリサ
イクルを伸ばす方法が採られている。

即ち、第４図に示すように内部メモリへのアクセスに用
いる通常のメモリサイクルに対して、ＲＯＭカード、Ｒ
ＯＭカートリッジ等動作速度の遅い記憶素子に対しては
、第５図に示すようなウェイトサイクルを挿入したメモ
リサイクルによって制御するものである。

〔発明が解決しようとする課題〕

今日、記憶素子、特にＲＯＭカード、ＲＯＭカーカート
リッジ用憶素子の性能向上は目覚ましく、高速且つ安価
な素子が続々と供給されている。

従って、設計時に、コスト等の理由で高速の素子が使用
できなくて、ウェイトサイクルが入るように設計してあ
れば、高速且つ安価な素子が供給され、ＲＯＭカード、
ＲＯＭカートリッジ等に用いられるようになった場合で
も、不必要なウェイトサイクルが入ったままとなり、素
子の高速化の利点を活かすことができないという問題点
がある。

本発明が解決しようとする課題は、このような従来の問
題点を解消した記憶素子の制御方式を提供することにあ
る。

〔課題を解決するための手段〕

第１図は、前述の課題を解決するための手段の原理を示
すブロック図である。

図において、■は中央処理装置（以下、ｃｐｕと略記す
る）である。

２はＲＯＭカード若しくはＲＯＭカートリッジであり、
内部記憶装置を補足する固定データを格納し、着脱自在
に設けられる。

３は基本クロック発生回路であり、ＣＰＵの動作タイミ
ングを規定する基本クロックを発生する。

４は出力ボートであり、ＣＰＵＩからの出力データを保
持する。

５は持ちサイクル発生回路であり、出力ボート４にセッ
トされた値に基づいて持ちサイクルを発生する。

２１はＲＯＭカード若しくはＲＯＭカートリッジ２内に
設けられた記憶素子データ部であり、記憶素子の動作速
度若しくは持ちサイクル数を示すデータを記憶する。

１１は持ちサイクル数出力プログラムであり、ＲＯＭカ
ード若しくはＲＯＭカートリッジ２の記憶素子データ部
２１を読み出力ボート４に最適持ちサイクル数をセット
する。

〔作　用〕

本発明では、ＲＯＭカード若しくはＲＯＭカートリッジ
２のデータの中に、第２図に示すように、予め記憶素子
の動作速度（若しくは持ちサイクルサイクル数）を示す
データ（記憶素子データ部２１）を記述してお（。

ＣＰＵＩは、そのデータを読み込んで、記憶素子の動作
速度から最適（記憶素子の動作に必要充分で最小限の値
）の持ちサイクル数を算出し、（持ちサイクル数で記憶
しであるときはその値）出力ボート４にセットする。持
ちサイクル発生回路５は、出力ボート４にセットされた
持ちサイクル数に基づいて、基本クロックから持ちサイ
クルを発生する。ＣＰＵ１は、発生された持ちサイクル
を付加したメモリサイクルによってＲＯＭカード若しく
はＲＯＭカートリッジ２の読出しを行う。

ＣＰＵＩが最初にＲＯＭカード若しくはＲＯＭカートリ
ッジ２の記憶素子データ部２１を読むときは、メモリサ
イクルは最も遅い記憶素子でも読めるよう充分大きな値
としておく。

このように構成することにより、ＲＯＭカード若しくは
ＲＯＭカートリッジに使用する記憶素子の性能向上によ
り高速の素子に置き換わったとしても、最適の持ちサイ
クル数によってアクセスすることができ、処理時間の損
失がなくなる。

〔実施例〕

第３図は、本発明の一実施例の構成を示す図である。　
以下第３図により、本発明をさらに具体的に説明する。

図において、１０はＣＰＵ、２０はＲＯＭカード／ＲＯ
Ｍカートリッジ、３０は基本クロック発生回路、４０は
出力ボートである。

本実施例に使用したＣＰＵｌ０は、アドレスが有効であ
ることを示すアドレスストローブ信号を送出し、データ
アフク（ＤＡＴＡ　ＡＣＫＮＯＷＬＥＤＧＥ）という信
号を受は取ることにより、メモリサイクルの制御を行っ
ている。即ち、アドレスストローブ信号はメモリサイク
ルが介しされたことを示し、それに対してデータアソク
信号が返されるのを監視し、所定の基本クロック中（第
４図のサイクル５の立上り（下方）まで）に返されれば
、サイクルマの立上りでデータを読みに行くが、これま
でに返されなければ自動的にウェイトサイクルを挿入し
、データアック信号が検出された１サイクル後にデータ
を読み出すような仕様となっている。

５１はサンプリング回路であり、アドレスストローブ信
号■を基本クロック■でサンプリングし、アドレススト
ローブ信号■に対して基本クロックの整数倍の遅れを持
つ複数のウェイト信号■、■。

■を発生する。

５２はマルチプレクサ（ＭＰＸ）であり、選択信号◎に
より、アドレスストローブ信号■およびウェイト信号■
、■、■のうちの一つを選択する。

６１はデコーダであり、アドレスバス８０上のアドレス
信号をデコードし、ＲＯＭカード／ＲＯＭカートリッジ
２０領域内であるときＲＯＭガード／ＲＯＭカートリッ
ジのチップセレクト信号■を発生する。（本発明に直接
関係はないが、本実施例装置では、その他の付加メモリ
のアドレス領域ではそれ用のチップセレクト信号を発生
する）。

６２はデータアック発生回路であり、ＲＯＭカード／Ｒ
ＯＭカートリッジのチップセレクト信号が出ているとき
、マルチプレクサ５２で選択されたウェイト信号［Ｆ］
によりデータアンク信号■を送出する。　（本実施例装
置では、その他のチップセレクト信号に対しては、それ
ぞれ用に設定されたデータアック信号を発生するように
なっている）。

以下、本実施例装置の動作を説明する。

（１）ＣＰＵＩＯは、ＲＯＭカード／ＲＯＭカートリッ
ジ２０にアクセスするに先立ち、まずデータバス７０を
介して出力ボート４０に、最大のウェイト数を選択する
データをセットする。

（２）出力ボート４０にセットされた最大ウェイト数を
示すデータにより選択信号Ｏが発生し、この選択信号Ｏ
により、マルチプレクサ５２はサンプリング回路５１の
発生するウェイト信号■、■、■のうちの最も遅れの大
きいものを選択する。ただし、この信号はデコーダ６１
が、ＲＯＭカード／ＲＯＭカートリッジ２０のチップセ
レクト信号■を出すまでは有効とならない。

（３）次にＣＰＵｌ０は、アドレスバス８０にアドレス
を送って、データバス７０を介して、ＲＯＭカード／Ｒ
ＯＭカートリッジ２０内の記憶素子データ部を読み込む
。このメモリサイクルでは、デコーダ６１がアドレスバ
ス８０上のアドレスをデコードし、ＲＯＭカード／ＲＯ
Ｍカートリッジ２０？ｉｉ域内のアドレスであることか
ら、ＲＯＭカード／ＲＯＭカートリッジ２０のチップセ
レクト信号■を出力するので、データアック発生回路６
２は、マルチプレクサ５２で選択された最大のウェイト
サイクルを持つウェイト信号■で、データアック信号■
を送出する。このデータアック信号■の受領によりＣＰ
Ｕｌ０はデータを読みにいく。

（４）ＣＰＵＩＯは、上記のメモリサイクルによって読
み込んだ記憶素子の動作速度を示すデータから最適のウ
ェイトサイクル数を割り出し、それを示す値を出力ポー
ト４０にセントする。出力ポート４０からの選択信号◎
により、マルチプレクサ５２は最適のウェイトサイクル
に対応するウェイト信号（■＋　Ｏｌ　■、■のうちの
一つ）を選択する。

（５）次回から、ＲＯＭカード／ＲＯＭカートリッジ２
０のデータを読み込む場合は、データアック発生回路６
２は、選択されたウェイト信号［Ｆ］に基づいて最適の
ウェイトサイクルを入れてデータアソク信号■を発生さ
せる。

これによって、最適なウェイトサイクル数によってＲＯ
Ｍカード／ＲＯＭカートリッジ２０をアドレスすること
ができる。

本実施例は、記憶素子の動作速度をデータとして書き込
んでおく方式としたが、最適ウェイトサイクル数を直接
データとして書き込んでおく方式％式％また、最適ウェイト数を「高」か「低」かのデータとし
て、コネクタの特定ピンを「高」か［低」に設定してお
くことにより、２種類の動作速度を持つ増設メモリボー
ド等の制御に応用することも可能である。

〔発明の効果〕

以上説明のように本発明によれば、記憶素子の性能の向
上により高速の素子に置き換わった場合でも、最適のウ
ェイトサイクル数によってアクセスすることが可能とな
って、処理時間の損失を無くすることができ、データ処
理効率の向上に寄与する効果は極めて大である。

【図面の簡単な説明】

第１図は本発明の原理を示すブロック図、第２図はＲＯ
Ｍ内データの例を示す図、第３図は本発明の一実施例の
構成を示す図、第４図は通常のメモリサイクルを示す図
、第５図はウェイトが挿入されたメモリサイクルを示す
図である。図面において、１．１０は中央処理装置（ＣＰＵ）、２．２０はＲＯＭタート／ＲＯＭカートリッジ、３．３
０は基本クロック発生回路（ＣＬ）、４．４０は出力ポ
ート、５は持ちサイクル発生回路、５１はサンプリング回路、５２はマ）Ｌｔチプレクサ（ＭＰＸ）、６１はデコーダ
（ＤＥＣ）、６２はデータアック発生回路、７０はデー
タバス　（ＤＢ）８０はアドレスバス、　　　■は基本
クロシフ信号、■はアドレスストローブ信号、 ■、■、■、［Ｆ］はウェイト信号、 ■は選択信号、　　　　■はチップセレクト信号、■は
アック（八Ｃに）信号、をそれぞれ示す＝本発明の原理を示すブロック図第図ＲＯＭ内データの例を示す図

Claims

【特許請求の範囲】内部記憶の容量を補足するため着脱自在に付加されるＲ
ＯＭカード若しくはＲＯＭカートリッジ（２）を備えた
データ処理装置において、ＲＯＭカード若しくはＲＯＭカートリッジ（２）内に、
使用されている記憶素子の動作速度若しくはメモリサイ
クルを延長する持ちサイクル数を示すデータを記憶する
記憶素子データ部（２１）を備え、中央処理装置（１）
に、ＲＯＭカード若しくはＲＯＭカートリッジ（２）内
の記憶素子データ部（２１）を読み出力ポート（４）に
持ちサイクル数をセットする持ちサイクル数出力プログ
ラム（１１）を備えると共に、出力ポート（４）にセットされた値に基づいて持ちサイ
クルを発生する持ちサイクル発生回路（５）を備え、現在挿入されているＲＯＭカード若しくはＲＯＭカート
リッジ（２）の使用記憶素子の動作速度に応じて、必要
最小限の持ちサイクルを付加したメモリサイクルにより
読み出すよう構成したことを特徴とするメモリサイクル
制御方式。