KR19990084328A - 캐시 메모리를 내장한 주기억장치 - Google Patents
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Abstract
캐시 메모리를 내장한 주기억 장치가 개시된다. 본 발명에 의한 캐시 메모리를 내장한 주기억 장치는, 외부의 중앙 처리 장치와 인터페이스되는 캐시 메모리를 내장한 주기억 장치에 있어서, 동일한 메모리 크기를 갖는 제1 내지 제n 페이지로 분할되고, 각 페이지에는 각 페이지의 제1, 제2, … 및 제m 데이터를 저장하고 있는 주기억 수단, 주기억 수단의 제1 내지 제n 페이지의 데이터를 페이지 단위로 각각 입력하고, 중앙 처리 장치로부터 발생되는 선택 신호에 응답하여 제k(여기서, 1≤k≤n) 페이지의 데이터를 페이지 단위로 출력하는 페이지 선택 수단 및 페이지 선택 수단으로부터 출력된 주기억 수단의 제k 페이지의 데이터를 페이지 단위로 저장하는 캐시 메모리를 구비하는 것을 특징으로하며, 캐시 메모리와 주기억부를 하나의 칩으로 구성하므로, 주기억부에서 캐시 메모리로 데이터를 전송할 때 칩 핀을 사용하지 않아 클럭 신호를 절약할 수 있고, 제1 내지 제m 멀티플랙서들을 통해 주기억부의 제k 페이지의 데이터를 페이지 단위로 캐시 메모리에 저장할 수 있으므로 캐시의 패널티를 줄일 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 중앙 처리 장치와 고속으로 액세스하는 캐시(Cache) 메모리를 내장한 주기억 장치에 관한 것이다.
이하, 종래의 중앙 처리 장치와 고속으로 액세스하기 위한 시스템 메모리 장치를 다음과 같이 설명한다.
종래에는 데이터 액세스 속도가 느린 주기억 장치와 중앙 처리 장치 사이에 데이터 액세스 속도가 빠른 캐시 메모리를 사용하므로, 중앙 처리 장치는 프로그램 실행시 필요한 데이터 또는 프로그램을 캐시 메모리를 통해 빠른 속도로 액세스할 수 있다. 즉, 중앙 처리 장치가 프로그램 수행시 필요로 하는 주기억 장치의 프로그램 또는 데이터를 먼저 캐시 메모리에 옮겨놓으며, 중앙 처리 장치가 액세스 속도가 빠른 캐시 메모리와 직접 데이터를 액세스하므로 액세스 속도를 빠르게 할 수 있다.
한편, 종래에는 주기억 장치와 캐시 메모리를 따로 분리하여 시스템 메모리를 구성하며, 주기억 장치와 캐시 메모리는 8 비트, 16 비트, 32 비트 또는 64 비트의 데이터 폭을 갖는 데이터 버스를 통해 데이터를 주고 받게된다. 이때, 주기억 장치와 캐시 메모리 사이의 데이터 버스의 폭을 크게하면 주기억 장치의 데이터를 캐시 메모리로 옮기는데 걸리는 시간을 줄일 수 있으나, 데이터 버스의 폭을 넓히는 데는 한계가 있으므로 주기억 장치에서 캐시 메모리로 데이터를 전송하는데 걸리는 시간을 줄이는 데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 캐시 메모리 내장한 주기억 장치를 제공하는 데 있다.
도 1은 본 발명에 의한 캐시 메모리를 내장한 주기억 장치를 설명하기 위한 개략적인 블록도이다.
도 2는 도 1에 도시된 캐시 메모리를 내장한 주기억 장치의 페이지 선택부의 본 발명에 의한 바람직한 일실시예의 회로도이다.
상기 과제를 이루기 위한 본 발명에 의한 캐시 메모리를 내장한 주기억 장치는, 외부의 중앙 처리 장치와 인터페이스되는 캐시 메모리를 내장한 주기억 장치에 있어서, 동일한 메모리 크기를 갖는 제1 내지 제n 페이지로 분할되고, 각 페이지에는 각 페이지의 제1, 제2, … 및 제m 데이터를 저장하고 있는 주기억 수단, 주기억 수단의 제1 내지 제n 페이지의 데이터를 페이지 단위로 각각 입력하고, 중앙 처리 장치로부터 발생되는 선택 신호에 응답하여 제k(여기서, 1≤k≤n) 페이지의 데이터를 페이지 단위로 출력하는 페이지 선택 수단 및 페이지 선택 수단으로부터 출력된 주기억 수단의 제k 페이지의 데이터를 페이지 단위로 저장하는 캐시 메모리를 구비하는 것이 바람직하다.
이하, 본 발명에 의한 캐시 메모리를 내장한 주기억 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 의한 캐시 메모리를 내장한 주기억 장치를 설명하기 위한 개략적인 블록도로서, 같은 크기의 제1, 제2, … 및 제n 페이지(30,32, … ,34)로 분할되는 주기억부(20), 페이지 선택부(22) 및 캐시 메모리(24)로 구성된 캐시 메모리를 내장한 주기억 장치(28)와 중앙 처리 장치(26)로 구성되고, 각 블록간의 데이터 전송은 데이터 버스들(10,12,14)을 통해 이루어지며, 주기억부(20)는 디램으로, 캐시 메모리(24)는 에스램으로 구성할 수 있다.
도 1에 도시된 주기억부(20)의 제1, 제2, … 및 제n 페이지(30,32, … 및 34)는 각각 m 개의 메모리 셀들로 구성되며, 각 셀에는 각 페이지의 제1, 제2, … 및 제m 데이터가 저장되어 있다. 페이지 선택부(22)는 주기억부(20)의 각 페이지로부터 페이지 단위의 데이터를 각각 입력한다. 이때, 중앙 처리 장치(26)가 프로그램 실행시 필요로 하는 프로그램 또는 데이터에 상응하여, 선택 신호(S)가 발생되며, 페이지 선택부(22)는 선택 신호(S)에 응답하여 제k(여기서, 1≤k≤n) 페이지를 선택하며, 선택된 제k 페이지의 데이터를 페이지 단위로 출력한다. 한편, 캐시 메모리(24)는 주기억부(20)의 각 페이지와 동일한 메모리 크기를 갖고 있으며, 페이지 선택부(22)에서 페이지 단위로 출력된 제k 페이지의 데이터를 입력하여 저장한다. 캐시 메모리(24)에 제k 페이지의 데이터가 저장되면, 중앙 처리 장치(26)는 캐시 메모리(24)에 저장된 제k 페이지의 데이터와 액세스하며 프로그램을 실행한다.
도 2는 도 1에 도시된 캐시 메모리를 내장한 주기억 장치(28)의 페이지 선택부(22)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 제1, …, 제p(여기서, 1<p<m), … 및 제m 멀티플렉서들(40, …,42, … 및 44)로 구성된다.
페이지 선택부(22)의 제1 멀티플렉서(40)는 도 2에 도시된 주기억부(20)의 제1, 제2, … 및 제n 페이지(30,32, … 및 34)들의 제1 메모리 셀들에 저장된 제1 데이터들(D11,D21, … 및 Dn1)을 각각 입력하고, 선택 신호(S)에 응답하여 제k 페이지의 제1 데이터(Dk1)를 캐시 메모리(24)의 제1 데이터로서 출력한다. 제p 멀티플렉서(42)는 주기억부(20)의 제1, 제2, … 및 제n 페이지(30,32, … 및 34)들의 제p 메모리 셀들에 저장된 제p 데이터들(D1p,D2p, … 및 Dnp)을 각각 입력하고, 선택 신호(S)에 응답하여 제k 페이지의 제p 데이터(Dkp)를 캐시 메모리(24)의 제p 데이터로서 출력한다. 제m 멀티플렉서(44)는 주기억부(20)의 제1, 제2, … 및 제n 페이지(30,32, … 및 34)들의 제m 메모리 셀들에 저장된 제m 데이터들(D1m,D2m, … 및 Dnm)을 각각 입력하고, 선택 신호(S)에 응답하여 제k 페이지의 제m 데이터(Dkm)를 캐시 메모리(24)의 제m 데이터로서 출력한다. 즉, 제1, …,제p, … 및 제m 멀티플랙서들(40, …,42, … 및 44)을 통해 제k 페이지의 제1, …,제p, … 및 제m 데이터들(Dk1, …, Dkp, … 및 Dkm)이 페이지 단위로 캐시 메모리(24)에 저장될 수 있다.
일반적으로, 데이터 액세스 속도가 느린 주기억 장치와 중앙 처리 장치 사이에 데이터 액세스 속도가 빠른 캐시 메모리를 사용하므로, 중앙 처리 장치의 데이터 액세스 속도를 빠르게할 수 있다. 캐시 메모리를 사용할 때 중요하게 고려해야 하는 것은 캐시 메모리의 패널티를 최소화 하는 것이다. 여기서, 캐시 메모리의 패널티는 중앙 처리 장치가 프로그램 실행시에 필요로하는 프로그램 또는 데이터가 캐시 메모리에 준비될 때까지 소요되는 시간으로, 주기억 장치가 구동되기 전까지 캐시 제어부가 소요하는 시간과 주기억 장치가 구동된 뒤 중앙 처리 장치가 필요로 하는 주기억 장치에 저장된 프로그램 또는 데이터를 캐시 메모리에 채우는 데 소요하는 시간으로 나눌 수 있다.
이때, 종래와 같이 주기억 장치와 캐시 메모리가 개별 소자로 구현된 경우, 주기억 장치와 캐시 메모리 사이의 데이터 전송은 8 비트, 16 비트, 32비트 또는 64 비트의 외부 데이터 버스를 통해 이루어진다. 캐시 메모리의 저장 공간을 주기억 장치의 제k 페이지로 채우기 위해 주기억 장치에 로우 어드레스 스트로브(Row Address Strobe:RAS) 및 칼럼 어드레스 스트로브(Column Address Strobe:CAS) 신호를 일정 사이클 수만큼 규칙에 따라 인가하고, 캐시 메모리는 정해진 사이클 타이밍에서 주기억 장치로부터 데이터를 받아서 저장한다. 이때, 주기억 장치에 인가하는 RAS 및 CAS 신호의 사이클 수는 캐시의 패널티를 결정하는 결정적인 요소이며, 주기억 장치와 캐시 메모리 사이의 데이터 버스 폭을 넓게하면, RAS 및 CAS 신호의 사이클 수를 줄일 수 있으므로 캐시의 패널티를 줄일 수 있다. 그러나, 주기억 장치와 캐시 메모리 사이의 데이터 버스 폭은 일정 한계이상 넓히기 어려우며, 따라서, 캐시의 패널티 또한 일정 한계 이상은 줄일 수 없다.
한편, 본 발명에 의한 캐시 메모리 장치를 내장한 주기억 장치의 경우, 주기억부(20)의 제k 페이지의 데이터를 도 2에 도시된 제1,…, 제p,… 및 제n 멀티플랙서들(40, …,42,… 및 44)을 통해 페이지 단위로 캐시 메모리(24)에 전송하므로, 캐시 메모리(24)는 제k 페이지의 데이터를 페이지 단위로 저장할 수 있다.
상술한 바와 같이, 본 발명에 의한 캐시 메모리를 내장한 주기억 장치는 캐시 메모리와 주기억부를 하나의 칩으로 구성하므로, 주기억부에서 캐시 메모리로 데이터를 전송할 때 칩 핀을 사용하지 않아 클럭 신호를 절약할 수 있고, 제1 내지 제m 멀티플랙서들을 통해 주기억부의 제k 페이지의 데이터를 페이지 단위로 캐시 메모리에 저장할 수 있으므로 캐시의 패널티를 줄일 수 있는 효과가 있다.
Claims (2)
- 외부의 중앙 처리 장치와 인터페이스되는 캐시 메모리를 내장한 주기억 장치에 있어서,동일한 메모리 크기를 갖는 제1 내지 제n 페이지로 분할되고, 각 페이지에는 각 페이지의 제1, 제2, … 및 제m 데이터들을 저장하고 있는 주기억 수단;상기 주기억 수단의 제1 내지 제n 페이지의 데이터를 페이지 단위로 각각 입력하고, 상기 중앙 처리 장치로부터 발생되는 선택 신호에 응답하여 제k(여기서, 1≤k≤n) 페이지의 데이터를 페이지 단위로 출력하는 페이지 선택 수단; 및상기 페이지 선택 수단으로부터 출력된 상기 주기억 수단의 제k 페이지의 데이터를 페이지 단위로 저장하는 캐시 메모리를 구비하는 것을 특징으로 하는 캐시 메모리를 내장한 주기억 장치.
- 제1항에 있어서, 상기 페이지 선택 수단은상기 주기억 수단의 상기 제1 내지 제n 페이지의 각각에 저장된 제1 데이터를 입력하고, 상기 선택 신호에 응답하여 제k 페이지에 저장된 제1 데이터를 상기 캐시 메모리의 제1 데이터로서 출력하는 제1 멀티플렉서;상기 주기억 수단의 상기 제1 내지 제n 페이지의 각각에 저장된 제p(여기서, 1<p<m) 데이터를 입력하고, 상기 선택 신호에 응답하여 제k 페이지에 저장된 제p 데이터를 상기 캐시 메모리의 제p 데이터로서 출력하는 제p 멀티플렉서; 및상기 주기억 수단의 상기 제1 내지 제n 페이지의 각각에 저장된 제m 데이터를 입력하고, 상기 선택 신호에 응답하여 제k 페이지에 저장된 제m 데이터를 상기 캐시 메모리의 제m 데이터로서 출력하는 제m 멀티플렉서를 구비하는 것을 특징으로하는 캐시 메모리를 내장한 주기억 장치.
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1998
- 1998-05-04 KR KR1019980015987A patent/KR19990084328A/ko not_active Application Discontinuation
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