JPH0235956B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、単一のカウンタのみでカウント動
作を行なうようにした計時回路に関する。

従来の電子時計などの計時回路は数多くのカウ
ンタを要し、回路構成を複雑にするとともに、ひ
いては高価格になる欠点があつた。

この発明は、上記の点にかんがみなされたもの
で、精度のよいクロツクで駆動されるカウンタを
プログラムカウンタとするリードオンリメモリに
より、他の回路をコントロールし、基本的には電
卓（卓上形電子計算機）のシステムを計数回路に
応用したものであつて、単一のカウンタのみでカ
ウント動作を行ないうる計時回路を提供するもの
である。

次に、図面に基づきこの発明の計時回路の実施
例について説明すると、図はその一実施例を示す
ものであり、図中の１は精度のよい発振器であ
る。

発振器１の出力は分周回路２に送出されて、適
当な周波数に分周されるようになつており、この
分周回路２の出力はカウンタ３に送出され、そこ
でカウントされるようになつている。

カウンタ３の出力はデコーダ４に送出されて、
デコードするようになつている。デコーダ４の出
力はリードオンリメモリ５に送出されるようにな
つており、このデコーダ４の出力によつてリード
オンリメモリ５の番地を指定する。

リードオンリメモリ５の内容はインストラクシ
ヨンデコーダ６の出力によつて選択されるように
なつており、このインストラクシヨンデコーダ６
の出力はアダー７に加えられるとともにRAM１
０（Random Access Memory＝等速読出記憶
装置（あるいはフリツプフロツプ回路（図示せ
ず）などに蓄積されるようになつており、さら
に、判定回路９で判定されるようになつている。

上記RAM１０の内容はインストラクシヨンデ
コーダ６の出力によつて選択され、選択された
RAM１０のたとえば４ビツトがアキユームレー
タ８に読み込まれる。

このアキユームレータ８の内容がアダー７によ
つて＋１され、再びアキユームレータ８に読み込
まれる。

しかる後に、アキユームレータ８の内容を判定
回路９によりアキユームレータ８の内容をクリア
してRAM１０に書き込むか、アキユームレータ
８の内容をそのままにしてRAM１０に書き込む
かを判定し、クリアした場合にはインストラクシ
ヨンデコーダ８によつて新しく指定されたRAM
１０の内容をアキユームレータ８に読み出す。

また、アキユームレータ８の内容をクリアしな
い場合には、インストラクシヨンデコーダ６の実
行を禁止して何もしない。

次にこの発明における計時の手順を第２図を用
いてさらに詳述する。

計時のスタートは、RAM１０の所定の番地に
割りつけられた、年、月、日、時、分、秒の各デ
ータ初期設定により開始する。設定値としては、
設定時の年、月、日、時、分、秒に対応した値を
計時回路外部より読み込み設定を行う。この設定
する手段としては、外部より与えられた設定すべ
き値をアキユームレータ８に設定し、この値を
RAM１０の所定の番地に格納する事により行
う。また、初期設定の手順は、リードオンリメモ
リ５に書きこまれており、このリードオンリメモ
リ５の出力をデコードするインストラクシヨンデ
コーダ６の所定の出力を順次活性化することによ
り、外部より与えられた設定値をアキユームレー
タ８に格納し、しかる後、この格納された値を
RAM１０の所定の番地に格納する手順を、年、
月、日、時、分、秒の各データについて順次実行
することにより行う。第２図の処理手順２０〜２
５がこれに相当する。

これら一連の初期設定がなされた後には、秒、
分、時、日、月、年の各データに対して常に一連
のカウント動作を行う事により計時を行う。

この場合は、まず手順２６において秒データ＋
１を実行する。この＋１する手段としては、
RAM１０の所定の番地に格納された秒データを
アキユームレータ８に読み出しアダー７により＋
１する。しかる後、判断手順２７において＋１さ
れた秒データが60に一致するかどうかの判定を行
い、一致するまで＋１を繰り返す手段としては、
例えばアキユームレータ８のデータが予想値60に
一致するかどうか、判定回路９を用いることによ
つて判定を繰り返す事により行う。この一連の
“＋１”及び判定の手順も又、リードオンリメモ
リ５に書き込まれており、このリードオンリメモ
リ５の出力をデコードするインストラクシヨンデ
コーダ６の出力を順次活性化することにより行
う。

以下同様にして手順２８，２９で示す分データ
に対する“＋１”及び予想値“60”に一致するか
否かの判定、手順３０，３１で示す時データに対
する“＋１”及び予想値“24”に一致するか否か
の判定、手順３２，３３で示す日データに対する
“＋１”及び予想値“30”に一致するか否かの判
定、手順３４，３５で示す月データに対する“＋
１”及び予想値“12”に一致するか否かの判定、
手順３６で示す“＋１”の処理を繰り返し、かつ
順次実行すれば秒、分、時、日、月、年の計時が
なされることになる。

上記動作で重要な点は、その一連の処理（初期
設定は除く）は一秒以内に行なわれる必要がある
訳であるが、通常、我々が計時回路用半導体集積
回路に利用する為の発振源としては、32.768KH
あるいは数MHの発振基準素子（水晶）が最も入
手しやすく従つてこれら一連の処理を、今まで説
明したインストラクシヨン（命令セツト）の繰り
返しにより実現することによつても、充分な時間
的余裕があるのみならず、演算制御等計時とは無
関係な処理を並行して行なわしめる事が可能とな
るわけである。

以上のように、この発明によれば、精度のよい
発振器の出力またはその出力を分周回路で分周し
た信号をクロツク信号としてカウンタを駆動し、
このカウンタをプログラムカウンタとし、リード
オンリメモリにより他の回路をコントロールしよ
うとし、電卓のシステムを計時回路に応用するこ
とにより、時計付電卓などをこのシステムで構成
しようとした場合は、リードオンリメモリ以外の
回路を時分割で電卓とも共用することができる
し、演算と計時を同時に実行しない様な、例えば
ストツプウオツチ付電卓等は、電卓のシステムを
ベースにして、リードオンリメモリのプログラム
も増加するだけで実現する事ができる。

また、リードオンリメモリを採用したため、フ
レクシビリテイを生じ、リードオンリメモリのゲ
ートを変更するだけで時計以外の計時回路、たと
えば、クロツク巾が１秒ではなく、しかも60進で
はないようなクロツク信号のカウンタにも用いる
ことができるし、また、規格から外れた水晶発振
子などのためのトリマコンデンサだけでは補正で
きないような周波数に対しても容易に対応するこ
とができるなど、汎用性のある計時回路を構成で
きるものである。

【図面の簡単な説明】

第１図はこの発明の計時回路の一実施例を示す
ブロツク図、第２図はこの発明による計時動作を
説明するためのフローチヤートである。 １……発振器、２……分周回路、３……カウン
タ、４……デコーダ、５……リードオンリメモ
リ、６……インストラクシヨンデコーダ、７……
アダー、８……アキユムレータ、９……判定回
路、１０……等速読出記憶装置。

Claims (1)

【特許請求の範囲】
1. １ 発振器の出力またはそれを分周する分周回路
   の出力によつて駆動されるカウンタと、このカウ
   ンタの出力をデコードするデコーダと、このデコ
   ーダによつて番地が指定される処理プログラムが
   読み出されるリードオンリメモリと、このリード
   オンリメモリの出力をデコードするインストラク
   シヨンデコーダと、このインストラクシヨンデコ
   ーダの出力により指定された番地に記憶されてい
   る計時データを出力するデータ蓄積手段と、前記
   インストラクシヨンデコーダの出力によつて制御
   されて前記蓄積手段の出力を入力とするアキユー
   ムレータと、このアキユームレータの出力を入力
   とするとともに前記インストラクシヨンデコーダ
   の制御下において１加算し、この１加算した出力
   を前記アキユームレータに供給してその内容を更
   新させるアダーと、前記インストラクシヨンデコ
   ーダの出力によつて制御されて前記アキユームレ
   ータの更新内容が桁上げのための予定値に達して
   いるか否かの判断を行ない、予定値に達している
   場合には前記アキユームレータの内容をクリアさ
   せるとともに前記インストラクシヨンデコーダに
   新たな番地指定を行なわせるための指令を発生す
   る動作を行なう判定回路とを備えたことを特徴と
   する計時回路。