JPH0235425A - 半導体積層集積回路素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体積層集積回路素子に関する。

さらに詳しくいうならば本発明は光入力による画像を演
算処理して結果を光出力の画像として出力する機能をも
った新規の半導体集積回路素子に関し、光コンピュータ
の演算素子等として利用できるものである。

従来の技術 従来、演算過程を全て光の形で行う方法と光入力を電気
信号に変換して演算処理を行い結果を再び光に変換する
方法が考えられる。現在のところ前者の純光学的な方法
よりも後者の光入力を電気信号に変換する方法が確実で
ある。この様な光による画像の入出力は本質的に並列的
なデータを扱うので高速な入出力が期待できる。

光入力による画像を電気信号に変換したのちに結果を光
出力の画像として出力する機能を従来の技術で構成した
例を第３図に示す。

テレビ撮像管等の走査型の入力センサ３１に入力された
入力画像は入力センサ３１の走査線３２の走査に合わせ
て逐次Ａ／Ｄ変換器３３でデジタル化され順に大力バッ
ファメモリ３４に書き込まれる。書き込みが終了すると
入力バッファ用メモリ３４のデータは逐次、演算処理装
置３５で演算処理され結果は順に出力バッファ用メモリ
３６に書き込まれる書き込みが終了するとバッファ用メ
モリ３６のデータは出力表示装置３８の走査線３９の走
査にあわせて逐次、Ｄ／Ａ変換器７でアナログ化され出
力表示装置３８に転送され画像出力される。

発明が解決しようとする課題 しかしながらこの様な構成では２次元配列である光入力
の画像データを逐次的に処理してゆくので入力センサの
画素数に比例して総処理時間がかかり、光画像入力と光
画像出力の特長である並列的なデータの入出力による高
速化の効果も少ない。

本発明は、かかる点に鑑みてなされたもので光画像入力
と光画像出力による並列的なデータの入出力と処理を行
い、かつ高速処理する新規の半導体積層集積回路素子を
提供するものである。

課題を解決するための手段 本発明は、光入力を検出する受光素子アレイと、この受
光素子アレイの各要素の電気的出力を入力とする並列処
理アレイと、この並列処理アレイの各要素の電気的出力
を入力として光出力を出力する発光素子アレイを具備し
、前記受光素子アレイと前記処理アレイと前記発光素子
アレイをこの順序で積層して形成したことを特徴とする
半導体積層集積回路素子である。

作　　　用 本発明によれば、入力光による画像が最上層に設けられ
た受光素子アレイに投影されると受光素子アレイの各要
素で入力光が電気信号に変換出力される。次にこの受光
素子アレイの出力信号は全要素同時に次層の並列処理ア
レイの対応した要素の入力に並列転送される。次に並列
処理アレイで所望の並列演算処理（画素管演算当〉を行
い、各要素の演算結果は一斉に最下層の発光素子アレイ
層の対応した要素に転送され画像出力される。

こうした構造は各層ごとに異なる機能をもち、多数の層
管スルーホール配線により信号の層間並列転送が容易な
半導体積層集積回路で初めて可能になる。

実施例 本発明の一実施例における半導体積層集積回路素子の概
略構成を第１図に示す。

７層の積層構造よりなる半導体積層集積回路素子である
。２は最上層の受光素子アレイ層、５は複数層よりなる
並列処理アレイ層、９は最下層の発光素子アレイ層であ
る。並列処理アレイ層５は１層構造のＡ／Ｄ変換器素子
４と３層構造よ、りなる処理要素６と１層構造よりなる
Ｄ／Ａ変換器要素８を１つの要素としたアレイ構造にな
っている。各アレイ層の要素間は層間接続１１で信号の
並列転送を行っている。

まず、入力光１が受光素子アレイ層２に投影されると受
光素子アレイの各要素において人力光１が光強度に応じ
た電気信号に変換出力される。次に受光素子アレイ要素
３の出力信号は全要素同時に次層の対応したＡ／Ｄ変換
器要素４に層間接続１１を通して並列転送されデジタル
化して出力される。次にＡ／Ｄ変換器要素４の出力は全
要素同時に次層の対応した処理要素６に並列転送されて
演算処理される。処理要素６では要素間接ｍ７を通じて
要素間でデータを変換しながら画素間の演算処理を行っ
ている。つぎに各処理要素６の演算結果は全要素同時に
次層の対応するＤ／Ａ変換器要素８に層間接続１１を通
して並列転送されてアナログ化される。つぎにＤ／Ａ変
換器要素８の出力は全要素同時に次層の対応した発光素
子要素１０に層間接続１１を通して並列転送され各発光
素子要素１０の発光により最終結果である出力光１２が
出力される。

この様に各アレイ層に異る機能をもたぜアレイ要素の層
間データ転送を並列に行うことにより光入力の画像デー
タの処理と画像としての光出力を高速に行うことができ
る。本発明の最も大きな特徴はチップの上面に受光素子
、下面に発光素子を形成した点である。

本−実施例の半導体積層集積回路の概略断面図を第２図
に示す。

受光素子アレイ層２１とＡ／Ｄ変換器７１１層２２と３
層構造よりなる演算処理器アレイ層２３はシリコンの上
に二酸化シリコンを介してシリコンを積層するＳＯ■の
技術により形成される８０１層である。Ｄ／Ａ変換器７
１４層２４は基板シリコンの上に形成され８０１層と一
体になっている。発光素子アレイ層２５はガリウム・ヒ
ソやインジュウム・リン等の化合物半導体で独立に形成
されフェイスダウンボンディング２６により基板シリコ
ン層であるＤ／Ａ変換器７１４層２４と電気接続してい
る。２７及び２８は層間スルーホール配線でありタング
ステン等が埋め込まれている。層間スルーホール配線２
７はフェイスダウンボンディング２６とＤ／Ａ変換器７
１４層２４を接続するためにシリコン基板を貫いている
。２９の破線の領域が１画素分（アレイの１要素分）の
領域を示している。

この様な並列性の高い構造を通常の非積層型の半導体集
積回路で実現するために各層を１層に展開すると第２回
で層間スルーホールに対応した配線が素子の大部分を占
める様になり極めて面積効率（トランジスタ等の活性領
域が素子に占める割合）の悪い素子になる。また配線長
も長くなり負荷容量が増え動作速度も低下する。さらに
配線領域のために受光素子アレイ要素の面積の１画素に
占める割合も小さくなり光学素子としての開口率も小さ
なものになる。この傾向は画素数が多くなればなるほど
強くなる。本実施例では各層ごとに異なる機能をもち、
多数の層間スルーホール配線により信号の層間並列転送
が容易な半導体積層集積回路素子であるので画素数に無
関係に開口率が高い受光素子アレイを備えて面積効率が
高く高速な素子が実現できる。

第４図に本実施例の一応用例を示す。本発明の半導体積
層集積回路素子を用いて一種の光コンピュータを構成し
た例である。入力光４４が半透過鏡４６を通して半導体
積層集積回路４１に入力され出力光４５が半透過鏡４７
を透過して外部に出力される。出力光４５の一部は半透
過鏡４７で反射され、さらに鏡４８で反射されることに
より、半導体積層集積回路素子５１に入力される。

半導体積層集積回路５１の出力光は鏡４９と半透過鏡４
６で反射され帰還光５０として半導体積層集積回路４１
に入力される。入力光４４のデータを■、出力光のデー
タをＯ１半導体積層集積回路素子４１および５１の処理
をそれぞれ関係ｆ及びｇで表現すれば０＝　ｆ　（１＋
ｇ（ｏ））なる式を帰還光８をもちいたイタレーション
によりＯについて解いたことになる。■及び０は２次元
アレイデータであるが１個のデータを扱う様に計算でき
通常の逐次型コンピュータで扱った場合よりも高速にな
ると期待できる。

発明の詳細 な説明した様に本発明によれば受光素子アレイと並列処
理アレイと受光素子アレイを順に積層することにより光
画像入力と光画像出力による並列的なデータの入出力及
び処理を高速に実行できる。また積層構造にすることに
より受光素子アレイ要素の開口率が太き（とれ、素子内
部の配線長が短（なり高速で面積使用効率のよい半導体
積層集積回路素子を実現するものである。

【図面の簡単な説明】

第１図は本発明における一実施例の概略構成図、第２図
は本発明における一実施例の概略断面図、第３図は従来
技術による構成図、第４図は本発明における一実施例の
一応用例の概略構成図である。 ■・・・・・・入力光、２・・・・・・受光素子アレイ
層、３・・・・・・受光素子要素、４・・・・・・Ａ／
Ｄ変換器要素、５・・・・・・並列処理アレイ層、６・
・・・・・処理要素、７・・・・・・要素間接続、８・
・・・・・Ｄ／Ａ変換器要素、９・・・・・・発光素子
アレイ層、１０・・・・・・発光素子要素、１１・・・
・・・層間接続、１２・・・・・・出力光。 代理人の氏名　弁理士　粟野重孝　ほか１名第 図 １人力九

Claims (1)

【特許請求の範囲】
1. 光入力を検出する受光素子アレイと、この受光素子アレ
   イの各要素の電気的出力を入力とする並列処理アレイと
   、この並列処理アレイの各要素の電気的出力を入力とし
   て光出力を出力する発光素子アレイを具備し、前記受光
   素子アレイと前記処理アレイと前記発光素子アレイをこ
   の順序で積層して形成したことを特徴とする半導体積層
   集積回路素子。