JPH0235338B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は１つの計算機システム上に１つ以上の
仮想的な計算機を実現する仮想計算機システムに
関し、さらに詳しくはそのアドレス変換に関する
ものである。

仮想計算機のアドレス変換は従来シヤドーテー
ブルを用いて行なわれているが１つのアドレス空
間が大きな仮想計算機にシヤドーテーブルを適用
するとシヤドーテーブルのために非常に大きな領
域を必要とするばかりでなくクリア等シヤドーテ
ーブルの管理に大きなオーバーヘツドを伴なうこ
とが知られている。このために１つのアドレス空
間が大きな仮想計算機にはシヤドーテーブルは適
用できない。

そこで同一出願人はシヤドーテーブルを用いず
に仮想計算機のアドレス変換を行なう「仮想計算
機のアドレス変換方式」を先に提案した。

以下に図面を参照しながら前記提案した方式に
ついて説明をする。

第１図は前記の先に提案したアドレス変換の方
式を説明するブロツク図である。

１０は仮想計算機上の論理アドレス（以下VM
論理アドレスという）で１１がそのページ番号
部、１２がページ内アドレス部である。２０は現
在実行中の仮想計算機を識別するための計算機識
別子を保持する実行計算機識別子保持手段であ
る。３０はVM論理アドレスを仮想計算機上の絶
対アドレスに変換するための第１のアドレス変換
ツフアで３１がVM論理アドレスのページ番号を
保持する第１のページ番号フイールド、３２が第
１のページ番号フイールドの保持するページ番号
で表わされるページの仮想計算機上でのページわ
く番号を保持する第１のページわく番号フイール
ドである。

４０はVM論理アドレスを実計算機上の絶対ア
ドレスに変換するための第２のアドレス変換バツ
フアで４１が計算機識別子を保持する計算機識別
フイールド４２が計算機識別フイールドの計算機
識別子で識別される仮想計算機の論理アドレスの
ページ番号部の値であるページ番号を保持する第
２のページ番号フイールド、４３が、そのページ
に対応する実計算機上のページわくの番号を保持
する第２のページわく番号フイールドであり、４
４は実行計算機識別子保持手段２０の保持する計
算機識別子とVM論理アドレス１０のページ番号
部１１のページ番号１３とから作られるキー２０
１１で第２のアドレス変換バツフアを引いた時に
キーと一致する値をその計算機識別フイールド４
１及び第２のページ番号フイールド４２にもつエ
ントリーの第２のページわく番号フイールド４３
から読み出される実計算機上のページわく番号で
ある。

５０は実主記憶の絶対アドレスであり６０は仮
想計算機上のページわく番号である。

仮想計算機に制御をわたす時点で第１図には示
していないがその仮想計算機のためめにあらかじ
め定められた領域に初期化または退避されていた
アドレス変換情報を第１のアドレス変換バツフア
に格納すると共に実行計算機識別子保持手段にこ
の仮想計算機の計算機識別子を保持せしめる。

この仮想計算機上のプログラムの実行に伴なう
論理アドレス１０は次のようにして実計算機の絶
対アドレスに変換される。VM論理アドレス１０
のページ番号部１１のページ番号１３と実行計算
機識別子保持手段２０の保持する計算機識別子と
からキイ２０１１を作成しこのキイ２０１１で第
２のアドレス変換バツフア４０を引く。

第２のアドレス変換バツフアにキイ２０１１と
一致するエントリーがあればそのエントリーの第
２のページわく番号フイールド４３から読み出さ
れる実計算機上のページわく番号４４とVM論理
アドレス１０のページ内アドレス部１２のページ
内アドレス１４とを第１図のようにならべて実計
算機上の対応する絶対アドレス５０を得る。

第２のアドレス変換バツフアにキイ２０１１と
一致するエントリーがなければ第１のアドレス変
換バツフア３０を用いる。すなわち、VM論理ア
ドレス１０のページ番号部１１のページ番号１３
をキイとして第１のアドレス変換バツフア３０を
引くキイと一致するエントリーが第１のアドレス
変換バツフア３０にあれば一致したエントリーの
第１のページわく番号フイールド３２から読み出
された仮想計算機上のページわく番号６０と第１
図には示していないがこの仮想計算機上の絶対ア
ドレスを実計算機上の絶対アドレスに変換するア
ドレス変換表（以下VMSアドレス変換表とい
う。）とを用いて実計算機上の対応するページわ
く番号を得る。このページわく番号とVM論理ア
ドレス１０のページ内アドレス部１２のページ内
アドレス１４とをならべ実計算機上の対応する絶
対アドレス５０を得る。この時VMSアドレス変
換表から得たページわく番号とVM論理アドレス
１０のページ番号部１１のページ番号13と実行計
算機識別子保持手段２０の保持する計算機識別子
とを第２のアドレス変換バツフアに登録すること
は容易に理解されることである。

さらに非常にまれではあるが第１のアドレス変
換バツフアにも第２のアドレス変換バツフアにも
所望のアドレス変換情報がないことがある。この
場合には仮想計算機上にあり仮想計算機の論理ア
ドレスを仮想計算機の絶対アドレスに変換するア
ドレス変換表（以下VMアドレス変換表という。）
を引いてVM論理アドレス１０の仮想計算機上の
ページわく番号６０を得、このページわく番号６
０と上記VMSアドレス変換表とを用いて実計算
機上の対応するページわく番号を得、VM論理ア
ドレス１０のページ内アドレス１４とで実計算機
上の絶対アドレス５０を得る。この時VMアドレ
ス変換表から得られた仮想計算機上でのページわ
く番号６０とVM論理アドレス１０のページ番号
１３とは第１のアドレス変換バツフア３０に登録
し、VMSアドレス変換表から得られた実計算機
上のページわく番号と、VM論理アドレス１０の
ページ番号１３と実行計算機識別子保持手段２０
の保持する計算機識別子とは第２のアドレス変換
バツフアに登録する。

仮想計算機から制御がうばわれる時点で第１の
アドレス変換バツフアのアドレス変換情報をその
仮想計算機のためにあらかじめ定められた領域に
退避する。

このようにするとアドレス変換はほぼ第２のア
ドレス変換バツフアを使用して行うことができま
た第２のアドレス変換バツフアに所望のアドレス
変換情報がない場合でも実計算機上のVMSアド
レス変換表を引くだけでアドレス変換できる。す
なわちシヤドーテーブルを用いなくても仮想計算
機のアドレス変換を小さなオーバーヘツドで行な
うことができる。

しかしながらこの方法も改善する余地が残され
ている。それは仮想計算機に制御がたつたり仮想
計算機から制御がうばわれる時点で第１のアドレ
ス変換バツフアと主記憶との間で情報のやり取り
が必要なので、仮想計算機へ制御をわたしたり仮
想計算機から制御をうばうのに若干の時間がかか
るという点である。

本発明の目的は上に述べた仮想計算機へ制御を
わたしたり仮想計算機から制御をうばうのにかか
る時間を短縮することにある。

本発明は第１のアドレス変換バツフアを複数個
設けその各々と仮想計算機に１対１に対応させる
とともに計算機識別子に対応する第１のアドレス
変換バツフアを選択する選択手段を設け、この選
択手段を用い実行計算機別子保持手段の保持する
計算機識別子でもつてアドレス変換に使用する第
１のアドレス変換バツフアを切り換えることによ
り主記憶と第１のアドレス変換バツフアとの間で
のアドレス変換情報の転送を不要にし上記目的を
達成するものである。

以下に図面を参照しながら本発明の実施例につ
いて説明する。

第２図は本発明の一実施例を説明するためのブ
ロツク図である。１０はVM論理アドレス、２０
は実行計算機識別子保持手段、４０は第２のアド
レス変換バツフア、５０は絶対アドレス、６０は
仮想計算機上のページわく番号である。７０は複
数の第１のアドレス変換バツフア及び選択手段か
らなる第１のアドレス変換バツフア複合体であ
り、３３は第１のアドレス変換バツフアから得ら
れる仮想計算機上のページわく番号である。

構成は第１図とほぼ同じである。第１図中の第
１のアドレス変換バツフア３０が第１のアドレス
変換バツフア複合体７０に代つている。本実施例
が正しく動作するには第１のアドレス変換バツ
フア複合体が実行計算機識別子保持手段２０の保
持する計算機識別子２１で表わされる仮想計算機
のVM論理アドレス１０からその仮想計算機上の
対応するページわく番号をページわく番号３３と
して出力し第１のアドレス変換バツフアを引い
た時に所望のアドレス変換情報がなかつた場合に
実行仮想計算機識別子保持手段２０の保持する計
算機識別子２１で表わされる仮想計算機のアドレ
ス変換情報としてVM論理アドレス１０のページ
番号部１１のページ番号１３とそのページに対応
するこの仮想計算機上でのページわく番号との組
を他の仮想計算機ではなくこの仮想計算機のアド
レス変換情報として第１のアドレス変換バツフア
複合体に登録でき仮想計算機上でその仮想計算
機のアドレス変換情報を消去する命令が実行され
た場合に第１のアドレス変換バツフア複合体から
その仮想計算機のアドレス変換情報を消去できる
という構成になつていればよいことは第１図との
対比から明らかである。いうまでもなく第１のア
ドレス変換バツフア複合体以外の部分の動作は第
１図で説明したものと同一である。

上で述べた三点が第１のアドレス変換バツフア
複合体７０で実現できることを第３図を参照しな
がら説明する。

第３図は第１のアドレス変換バツフア複合体の
内部構成を示すブロツク図である。

第３図において３０ａ３０ｎが計算機識別子に
１対１に対応する第１のアドレス変換バツフア
で、３１ａ〜３１ｎが対応する計算機識別子で表
わされる仮想計算機上のページ番号を保持する第
１のページ番号フイールド、３２ａ〜３２ｎが対
応する計算機識別子で表わされる仮想計算機上の
ページわく番号を保持する第１のページわく番号
フイールド、３３ａ〜３３ｎはVM論理アドレス
１１のページ番号１３をキイとして第１のアドレ
ス変換バツフア３０ａ〜３０ｎを引いた時に一致
するエントリーの第１のページわく番号フイール
ドから得られるページわく番号である。３４ａ〜
３４ｎは各々第１のアドレス変換バツフア３０ａ
〜３０ｎにページ番号１３とページわく番号６０
とからなるアドレス変換情報を登録するための登
録信号線、３５ａ〜３５ｎは各々第１のアドレス
変換バツフア３０ａ〜３０ｎ内のアドレス変換情
報を消去する消去信号線である。８０は計算機識
別子２１に対応する第１のアドレス変換バツフア
を選択する選択手段である。

まずについて説明する。VM論理アドレス１
０のページ番号部１１の値であるページ番号１３
はキイとして第１のアドレス変換バツフア３０ａ
〜３０ｎに同時に加えられる。キイ１３と一致す
るエントリーがあればそのエントリーからページ
わく番号３３ａ〜３３ｎが得られる。選択手段８
０は実行計算機識別子保持手段２０の保持する計
算機識別番号に対応する第１のアドレス変換バツ
フア（たとえば３０ａ）から得られるページわく
番号３３ａを第１のアドレス変換複合体の出力ペ
ージわく番号３３として選択し出力する。すなわ
ちVM論理アドレス１０から実行計算機識別子保
持手段２０の保持する計算機識別子２１で表わさ
れる仮想計算機上の対応するページわく番号がペ
ージわく番号３３として出力される。

次にについて説明する。第１のアドレス変換
バツフアからページわく番号３３が得られなかつ
た場合には実行計算機識別子保持手段２０の保持
する計算機識別子２１で表わされる仮想計算機上
の論理アドレスをその仮想計算機上の絶対アドレ
スに変換するアドレス変換表であり、図には示し
ていないVMアドレス変換表からVM論理アドレ
ス１０のページ番号部１１のページ番号１３に対
応するページわく番号６０を得る。このページわ
く番号６０を第１のアドレス変換バツフア３０ａ
〜３０ｎの第１のページわく番号フイールド３２
ａ〜３２ｎの入力として加え、ページ番号１３を
第１のページ番号フイールド３１ａ〜３１ｎの入
力として加え図には示していない登録制御回路で
登録信号３４を発生する。

選択手段８０は実行計算機識別子保持手段２０
の保持する計算機識別子２１に対応する第１のア
ドレス変換バツフアたとえば３０ａを選択すると
登録信号３４を第１のアドレス変換バツフア３０
ａの登録信号線３４ａにのみ加え他の第１のアド
レス変換バツフア３０ｂ〜３０ｎの登録信号線３
４ｂ〜３４ｎには登録信号３４を加えない。そこ
で登録信号３４を受けた第１のアドレス変換バツ
フア３０ａのつまり実行中の仮想計算機に対応す
る第１のアドレス変換バツフアにのみアドレス変
換情報が登録される。

最後にについて説明する。仮想計算機上でそ
の仮想計算機のアドレス変換情報を消去する命令
が実行されると図には示していない消去制御回路
が消去信号３５を発生する。選択手段８０は実行
計算機識別子保持手段２０の保持する計算機識別
子２１に対応する第１のアドレス変換バツフア
（たとえば３０ａ）の消去信号線３５ａを選択し
上記消去信号３５を第１のアドレス変換バツフア
３０ａにのみ加え、第１のアドレス変換バツフア
３０ａ中のアドレス変換情報が消去される。他の
第１のアドレス変換バツフア３０ｂ〜３０ｎは変
化しない。このようにして実行中の仮想計算機の
ためのアドレス変換情報が第１のアドレス変換バ
ツフア複体７０から消去されるが、第２のアドレ
ス変換バツフア４０からも実行計算機識別子保持
手段２０の保持する計算機識別子２１と同じ値を
計算機識別フイールド４１にもつエントリーのア
ドレス変換情報も同時に消去されることはいうま
でもない。

またある仮想計算機のために与えられていたペ
ージわくが他の仮想計算機やまたは実計算機上で
動作するプログラムにうばわれた場合は第２のア
ドレス変換バツフア４０の計算機識別フイールド
４１にページわくをうばわれた仮想計算機の計算
機識別子をもつエントリーのアドレス変換情報を
消去するのはいうまでもない。

このようにすると仮想計算機に制御がうつる時
点で自動的に対応する第１のアドレス変換バツフ
アが選択され今まで使われていた第１のアドレス
変換バツフア内のアドレス変換情報は変化するこ
とがない。そういうわけで主記憶上に第１のアド
レス変換バツフアのアドレス変換情報を退避する
領域ももうけずにすみ仮想計算機に制御がわたし
たり仮想計算機から制御をうばう時点でのアドレ
ス変換情報の転送は不要になり制御の移動に伴な
う時間を短縮できる。

【図面の簡単な説明】

第１図は先に提案したアドレス変換方式を説明
するブロツク図、第２図は本発明の一実施例を説
明するブロツク図、第３図は本発明の主要部分で
ある選択手段及び複数の第１のアドレス変換バツ
フアの動作を説明するためのブロツク図である。 １０はVM論理アドレス、２０は実行計算機識
別子保持手段、３０，３０ａ〜３０ｎは第１のア
ドレス変換バツフア、４０は第２のアドレス変換
バツフア、５０は実主記憶の絶対アドレス、６０
は仮想計算機上のページわく番号、７０は第１の
アドレス変換バツフア複合体、８０は選択手段を
それぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 仮想記憶を提供する１つ以上の仮想的な計算
   機を実現する仮想計算機システムにおいて、実行
   中の仮想計算機を識別するための計算機識別子を
   保持する実行計算機識別子保持手段と、仮想計算
   機上の論理アドレスを仮想計算機上の絶対アドレ
   スに変換するための、仮想計算機上の論理アドレ
   スからなるキイとこの論理アドレスに対応する仮
   想計算機上の絶対アドレスからなるデータとの組
   を１組以上記憶する、計算機識別子に１対１に対
   応する複数の第１のアドレス変換バツフアと、上
   記実行計算機識別子保持手段の保持する計算機識
   別子によつて上記第１のアドレス変換バツフアの
   対応する１つを選択する選択手段と、仮想計算機
   上の論理アドレスを実計算機上の絶対アドレスに
   変換するための、仮想計算機上の論理アドレスと
   該仮想計算機を識別する計算機識別子とからなる
   キイと該論理アドレスに対応する実計算機上の絶
   対アドレスからなるデータとの組を１組以上記憶
   する第２のアドレス変換バツフアとを有し、ある
   仮想計算機が制御を与えられる時点でその仮想計
   算機の計算機識別子を上記実行計算機識別子保持
   手段に保持せしめ上記選択手段によつて上記第１
   のアドレス変換バツフアの対応する１つを選択
   し、仮想計算機上のプログラムの実行に伴なう論
   理アドレスを実計算機上の絶対アドレスに変換す
   る際第２のアドレス変換バツフアに該論理アドレ
   スのアドレス変換情報がない場合、上記選択手段
   によつて選択された第１のアドレス変換バツフア
   から該論理アドレスに対応する仮想計算機上の絶
   対アドレスが得られれば、この絶対アドレスとあ
   らかじめ実主記憶上に存在し該仮想計算機上の絶
   対アドレスを実計算機上の絶対アドレスに変換す
   るアドレス変換表とを用いて得られる該論理アド
   レスに対応する実計算機上の絶対アドレスと実行
   計算機識別子保持手段の保持する計算機識別子及
   び該論理アドレスの三つ組を第２のアドレス変換
   バツフアに登録しもつて仮想計算機上の論理アド
   レスを実計算機上の絶対アドレスに変換すること
   を特徴とする仮想計算機のアドレス変換方式。