JPH0233941A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0233941A JPH0233941A JP18360588A JP18360588A JPH0233941A JP H0233941 A JPH0233941 A JP H0233941A JP 18360588 A JP18360588 A JP 18360588A JP 18360588 A JP18360588 A JP 18360588A JP H0233941 A JPH0233941 A JP H0233941A
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- JP
- Japan
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- semiconductor
- gate
- layer
- effect transistor
- semiconductors
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- Pending
Links
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- 239000002184 metal Substances 0.000 claims description 3
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- 230000004888 barrier function Effects 0.000 description 12
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合を有する高速の電界効果トランジ
スタに関する。
スタに関する。
（従来の技術〕
第２図に従来の電界効果トランジスタの断面構造を示す
。これは、半絶縁性Ｇ ａ Ａ ｓ基板１上に、アンド
ープのＧ ａ Ａ ｓ層（バッファ層）２、ｎ型のＧａ
Ａｓ層（チャンネル層）３．アンドープのＡ Ｑ ｏ、
ａＧ ａ ０．７Ａ ８層（バリア層）４を順に積層し
た構造において、耐熱性ゲート（ＷＳｉ、）５に自己整
合して、バリア層４をはさむように高濃度のｎ型Ｇ ａ
Ａ ｓ層（ｎ十層）６を設けることを特徴とする。７
，８はそれぞれソース電極及びドレイン電極である。
。これは、半絶縁性Ｇ ａ Ａ ｓ基板１上に、アンド
ープのＧ ａ Ａ ｓ層（バッファ層）２、ｎ型のＧａ
Ａｓ層（チャンネル層）３．アンドープのＡ Ｑ ｏ、
ａＧ ａ ０．７Ａ ８層（バリア層）４を順に積層し
た構造において、耐熱性ゲート（ＷＳｉ、）５に自己整
合して、バリア層４をはさむように高濃度のｎ型Ｇ ａ
Ａ ｓ層（ｎ十層）６を設けることを特徴とする。７
，８はそれぞれソース電極及びドレイン電極である。
このような構造の長所は、Ｄ十層６をゲー１−５に近接
させて設けることにより、ソース電極７がらゲート５直
下のチャンネル層３に至る間のソース抵抗を小さくする
ことができることにある。このようにして、電界効果ト
ランジスタの相互コンダクタンスｇｍを上げている。
させて設けることにより、ソース電極７がらゲート５直
下のチャンネル層３に至る間のソース抵抗を小さくする
ことができることにある。このようにして、電界効果ト
ランジスタの相互コンダクタンスｇｍを上げている。
また、ゲート５とチャンネル層３との間に、バンドの禁
制帯幅の大きいバッファ層４を設けることにより、ゲー
トに順方向電圧を印加した時に流れるゲート電流を小さ
くすることができる６〔発明が解決しようとする課題〕 従来、ｎ十層６は、ＭＯＣＶＤ （メタル オーガニ
ック ケミカル ベーパ デポジションＭｅｔａｌＯｒ
ｇａｎｉｃ Ｃｈｅｍｊｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法による選択エピタキシャル成長技術に
よって形成されている。この時の選択成長のマスクは、
ゲート電極５及び絶縁膜（Ｓ ｉ ０２など）９であり
、それらの領域を除いたチャンネル層３の上にｎ中層は
エピタキシャル成長する。
制帯幅の大きいバッファ層４を設けることにより、ゲー
トに順方向電圧を印加した時に流れるゲート電流を小さ
くすることができる６〔発明が解決しようとする課題〕 従来、ｎ十層６は、ＭＯＣＶＤ （メタル オーガニ
ック ケミカル ベーパ デポジションＭｅｔａｌＯｒ
ｇａｎｉｃ Ｃｈｅｍｊｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法による選択エピタキシャル成長技術に
よって形成されている。この時の選択成長のマスクは、
ゲート電極５及び絶縁膜（Ｓ ｉ ０２など）９であり
、それらの領域を除いたチャンネル層３の上にｎ中層は
エピタキシャル成長する。
しかし、点線で囲んだ１０の領域に示すように。
選択成長時に、バリア層４が露出しているため、この側
面に接触してｎ中層は成長し、最後にはゲート５にも接
触する。ｎ十層６の濃度は、先に述べたソース抵抗を小
さくするために、ｌＸｌ０”δ巾−３以上の濃度を持つ
ように成長する。このため、ゲートとドレインの間の耐
圧は、１〜２■と極めて低くなる。
面に接触してｎ中層は成長し、最後にはゲート５にも接
触する。ｎ十層６の濃度は、先に述べたソース抵抗を小
さくするために、ｌＸｌ０”δ巾−３以上の濃度を持つ
ように成長する。このため、ゲートとドレインの間の耐
圧は、１〜２■と極めて低くなる。
本発明の目的は、ゲート・ドレイン耐圧を高めることに
ある。
ある。
〔ｉ１１！題を解決するための手段〕
この目的を達成するための電界効果ｌ−ランジスタの断
面構造を第１図に示す。
面構造を第１図に示す。
まず、ｎ十層６はゲート５から離して設ける。
その間に、ｎ型の高濃度層１１を、バリア層４の厚さを
越えないように設ける。
越えないように設ける。
ｎ型の高濃度層】、１は、ゲート５と接触しないように
設けられている。そのため、ゲートとドレイの間の耐圧
を向上させることができる。
設けられている。そのため、ゲートとドレイの間の耐圧
を向上させることができる。
また、ｎ型の高濃度１１は通常Ｉ Ｘ １．０ ”ａｎ
−”以上の濃度を持たせることができるので、ゲート直
下のチャンネル層とソースとの間の抵抗（ソース抵抗）
を下げることができる。このため、電界効果トランジス
タの相互コンダクタンスｇｍを上げることができる。
−”以上の濃度を持たせることができるので、ゲート直
下のチャンネル層とソースとの間の抵抗（ソース抵抗）
を下げることができる。このため、電界効果トランジス
タの相互コンダクタンスｇｍを上げることができる。
以下１本発明の一実施例を第３図により説明す第３図（
ａ）に示すように、半絶縁性ＧａＡｓ基板１上に、ＭＢ
Ｅ法（モレキュラ ビーム エピタキシー： Ｍｏ１ｅ
ｃｕｌａｒ Ｂｅａｍ ＥｐｉｔａｘＹ＠）によって、
アンドープのＧａＡｓ層（バッファ層、約１μｍ）２、
ｎ型のＧａＡｓ層（チャンネル層、２Ｘ１０１６＞−”
、 １００人）３、アンドープのＡＱｏ、ａＧａｏ、Ｔ
Ａｓ層（バリア層、２００人）４を順に積層する。
ａ）に示すように、半絶縁性ＧａＡｓ基板１上に、ＭＢ
Ｅ法（モレキュラ ビーム エピタキシー： Ｍｏ１ｅ
ｃｕｌａｒ Ｂｅａｍ ＥｐｉｔａｘＹ＠）によって、
アンドープのＧａＡｓ層（バッファ層、約１μｍ）２、
ｎ型のＧａＡｓ層（チャンネル層、２Ｘ１０１６＞−”
、 １００人）３、アンドープのＡＱｏ、ａＧａｏ、Ｔ
Ａｓ層（バリア層、２００人）４を順に積層する。
次いで、第３図（ｂ）に示すように、ゲート電極（ＷＳ
ｉ、厚さ３０００人）５をバリア層４上に形成した後、
過酸化水素中に塩酸を混合したエツチング液によってゲ
ート５をマスクにしてバリアＮ４を除去する。
ｉ、厚さ３０００人）５をバリア層４上に形成した後、
過酸化水素中に塩酸を混合したエツチング液によってゲ
ート５をマスクにしてバリアＮ４を除去する。
その後、第３図（ｃ）に示すように５１０ｘ膜（３００
０人）９を被着し、不要な部分を除去する。このＳｉＯ
２膜９をマスクとし、第３図（ｄ）に示すようにＭＯＣ
ＶＤ法によって、６００〜７００℃の温度でＳｉをドー
プしたｎ＋ −ＧａＡｓ層１１を選択的に成長する。キ
ャリア濃度は、３Ｘ１０”ａｌｌ−’とし、厚さは、バ
リア層４の厚さ２００人より小さくするために１００人
とする。
０人）９を被着し、不要な部分を除去する。このＳｉＯ
２膜９をマスクとし、第３図（ｄ）に示すようにＭＯＣ
ＶＤ法によって、６００〜７００℃の温度でＳｉをドー
プしたｎ＋ −ＧａＡｓ層１１を選択的に成長する。キ
ャリア濃度は、３Ｘ１０”ａｌｌ−’とし、厚さは、バ
リア層４の厚さ２００人より小さくするために１００人
とする。
次に、第３図（ｅ）に示すように、５ｉ０２膜（３００
０人）を全面に被着し、ＲＩＥ （リアクティブ イオ
ン エツチング： Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈ
ｉｎｇ）法によりエツチングすると、ゲート電極５とバ
リア層４の側壁に５ｉＯｚ膜１２が残る。
０人）を全面に被着し、ＲＩＥ （リアクティブ イオ
ン エツチング： Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈ
ｉｎｇ）法によりエツチングすると、ゲート電極５とバ
リア層４の側壁に５ｉＯｚ膜１２が残る。
この側壁１２の長さは約０．２μｍである。
最後に、第３図（ｆ）に示すように、側壁１２を持つゲ
ート５と５ｉＯｚ膜９をマスクとし、ＭＯＣＶＤ法によ
って、Ｓｊをドープしたｎ＋ −ＧＢＡｓ層６を選択的
に成長する。キャリア濃度は３×１０１６■−３、厚さ
は、低抵抗化するために４０００人である。
ート５と５ｉＯｚ膜９をマスクとし、ＭＯＣＶＤ法によ
って、Ｓｊをドープしたｎ＋ −ＧＢＡｓ層６を選択的
に成長する。キャリア濃度は３×１０１６■−３、厚さ
は、低抵抗化するために４０００人である。
本実施例によれば、ｎ＋−ＧａＡｓ層１１が、ゲート金
属５と接触しないように設けられているため、ゲート耐
圧を７〜ＩＯＶと高くすることが出来る。
属５と接触しないように設けられているため、ゲート耐
圧を７〜ＩＯＶと高くすることが出来る。
この耐圧は、バリア層４の厚さと禁制帯幅によって決め
られており、本発明によればバリア層４の利点を損うこ
となく引き出せる６ 以上の実施例では、Ａ Ｑ ＧａＡｓ層 ＧａＡｓ系の
化合物半導体へテロ接合を用いた場合について説明した
が、本発明によれば、Ｉ ｎ Ｐ ／ ＩｎＧａＡｓ等
を用いた他の材料についも同様な効果を得ることができ
る。
られており、本発明によればバリア層４の利点を損うこ
となく引き出せる６ 以上の実施例では、Ａ Ｑ ＧａＡｓ層 ＧａＡｓ系の
化合物半導体へテロ接合を用いた場合について説明した
が、本発明によれば、Ｉ ｎ Ｐ ／ ＩｎＧａＡｓ等
を用いた他の材料についも同様な効果を得ることができ
る。
本発明によれば、ゲートとチャンネル層の間にバリア層
を設けたヘテロ接合電界効果トランジスタにおいて、ゲ
ートとドレイン耐圧を７〜ＩＯＶと高くすることができ
るので、高信頼性の電界効果トランジスタを得ることが
できる。
を設けたヘテロ接合電界効果トランジスタにおいて、ゲ
ートとドレイン耐圧を７〜ＩＯＶと高くすることができ
るので、高信頼性の電界効果トランジスタを得ることが
できる。
第１図は、本発明の一実施例の電界効果トランジスタの
断面図、第２図は、従来の電界効果トランジスタの断面
図、第３図は本発明の一実施例の電界効果トランジスタ
の製造工程を示す断面図である。 】・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・アンド
ープＧａ／Ｓ層、３−ｎ型ＧａＡｓ層、４・・・アンド
ープＡ Ｑ ｏ、５Ｇａｏ、７Ａｓ 層、５・・・ゲー
ト電極、６・・・高濃度ｎ型ＧａＡｓ層、７・・・ソー
ス電極、８・・・ドレイン電奉 ノ ロ 手 す ・・５ｉＯｚ １・・・高濃度ｎ型ＧａＡｓ ６・・・で−らＡｓｉ
断面図、第２図は、従来の電界効果トランジスタの断面
図、第３図は本発明の一実施例の電界効果トランジスタ
の製造工程を示す断面図である。 】・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・アンド
ープＧａ／Ｓ層、３−ｎ型ＧａＡｓ層、４・・・アンド
ープＡ Ｑ ｏ、５Ｇａｏ、７Ａｓ 層、５・・・ゲー
ト電極、６・・・高濃度ｎ型ＧａＡｓ層、７・・・ソー
ス電極、８・・・ドレイン電奉 ノ ロ 手 す ・・５ｉＯｚ １・・・高濃度ｎ型ＧａＡｓ ６・・・で−らＡｓｉ
Claims (1)
- 【特許請求の範囲】 １、第１の半導体上に、第１の半導体より電子親和力の
小さい故意にはドープしない第２の半導体と金属により
第１の半導体中を流れる電流を制御する手段を有し、第
２の半導体をはさんで第１の半導体と同一の導電性を有
する第３の半導体を有する半導体装置において、第３の
半導体の膜厚が、第２の半導体よりも小さいことを特徴
とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
第２及び第３の半導体をはさんで、第４の半導体を有し
、第４の半導体は第３の半導体と同一導電性を有し、膜
厚が第３の半導体よりも厚いことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18360588A JPH0233941A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18360588A JPH0233941A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233941A true JPH0233941A (ja) | 1990-02-05 |
Family
ID=16138726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18360588A Pending JPH0233941A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115925A (ja) * | 1994-10-13 | 1996-05-07 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
-
1988
- 1988-07-25 JP JP18360588A patent/JPH0233941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115925A (ja) * | 1994-10-13 | 1996-05-07 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
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