JPH0232539A - 半導体装置の製造方法及びエッチング方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法及びエツチング方法に係
り、特に微細化に適する絶縁ゲート型電界効果トランジ
スタ（Ｍ工Ｓトランジスタ）を有する半導体装置の製造
方法及びエツチング方法に関する。

〔従来の技術〕

集積回路装置の高集積化に伴い、Ｍ工Ｓトランジスタの
微細化が進行し、そのためトランジスタの耐圧低下等の
問題が生じている。この問題の解決のため、従来、逆子
字形のゲート電極構造を有するトランジスタがアイ・イ
ー・デー・エム８７第３８頁〜第４１頁（ＩＥＤＭ　８
７　Ｔｅｃｈ、　Ｄｉｇｅｓｔ、　ｐｐ３８〜４１　（
１９８７））に記載されている。この従来技術は、ゲー
ト電極の下部側面に張り出した部分の膜厚を薄く形成し
、この張り出し電極を通してソース・ドレイン領域形成
用のイオン打ち込みを行なうものである。このようなゲ
ート構造を形成するには、通常互いに電気導通した２層
の導電層を用い、各層を個別に加工する。両層の間には
エツチング速度の小さい膜を設け、上層のエツチングの
際の停止層としている。

〔発明が解決しようとする課題〕

上記従来技術は、集積回路装置の高集積化、トランジス
タの微細化がより進行することについて配慮されておら
ず、パターン形状の変形が生じ、そのため例えばゲート
配線抵抗の増大等の問題があった。

これを第６図を用いて説明する。第６図は、上記従来の
半導体装置のゲート電極部分の断面構造を製造工程順に
示す。第６図（ａ）に示すように、Ｓｉ基板１表面にゲ
ート絶縁膜となるＳｉｎ、膜３を形成した後、多結晶シ
リコン膜４、自然酸化膜６、多結晶シリコン膜５を順次
形成し、さらにＳｉｎ、膜７を堆積してこれをホトレジ
スト（図示しない）をマスクにして所定のパターンにエ
ツチングする。

次に、Ｓｉｎ、膜７をマスクにして多結晶シリコン膜５
をエツチングする。゛この時多結晶シリコン膜５のエツ
チング速度に対し自然酸化膜６のそれが小さいので多結
晶シリコン膜５のエツチングを自然酸化膜６の所で止め
ることができる。この時等方性エツチングによりエツチ
ングするので多結晶シリコン膜５の側壁は第６図（ｂ）
に示すようにくびれる。その後イオン打ち込みにより低
濃度ソース・ドレイン領域１０を形成し、ゲート側壁に
Ｓｉｎ、膜１１を形成し、さらにこのＳｉ○２膜１１を
マスクにしてイオン打ち込みにより高濃度ソース・ドレ
イン領域１２を形成して半導体装置を製造する。

上記のようにゲート電極を構成する多結晶シリコン膜５
の側壁がくびれでいるため、より微細化された素子では
ゲート配線抵抗の増大等の問題があった。

本発明の目的は、より微細化に適した半導体装置の製造
方法及びエツチング方法を提供することにある。

〔課題を解決するための手段〕

上記目的は、（１）基板上に多結晶シリコン膜を形成す
る工程、該多結晶シリコン膜上に二酸化シリコン膜を形
成する工程、該二酸化シリコン膜上に第２の多結晶シリ
コン膜又は低抵抗材料膜を形成する工程及び該第２の多
結晶シリコン膜又は低抵抗材料膜をマスクを用いて異方
性エツチングし、所望の形状とし、ゲート電極の一部を
形成する工程を少なくとも有することを特徴とする半導
体装置の製造方法、（２）被処理試料を真空容器内にお
き、エツチングガスの存在下でエネルギービームを被処
理試料に当て、被処理試料をエツチングするエツチング
方法において、上記被処理試料はエツチングガスの液化
温度以下に冷却し、その周囲を放電雰囲気としてからエ
ツチングガスを雰囲気に加えてエツチングを開始するこ
とを特徴とするエツチング方法によって達成される。

本発明において、ゲート電極を構成する第１の多結晶シ
リコン膜と第２の多結晶シリコン膜又は低抵抗配線材料
の間に存在する二酸化シリコン膜の厚みは０．５〜２層
ｍの範囲であることが好ましい。

複数の層を１つのゲート電極とするためその間の二酸化
シリコン膜は抵抗がほとんど無視できる厚みであること
が必要であり、そのため２層ｍ以下の厚みであることが
好ましい。またこの層はこの上に形成される第２の多結
晶シリコン膜又は低抵抗配線材料のエツチングの際の停
止層として作用するため、５層ｍ以上の厚みであること
が好ましい。

この二酸化シリコン膜の上に形成された第２の多結晶シ
リコン膜又は低抵抗配線材料のエツチングは、異方性エ
ツチングにより形成された側壁が基板に対して実質的に
垂直になるように形成する。

この異方性エツチングは、特開昭６０−１５８６２７号
に記載のように低温で行なうことが好ましい。エツチン
グガスとしてはＳＦいＣＦ４．ＣＣＱ２Ｆ、、ＣＮ３、
Ｆ２等の一種以上が用いられる。これらのガスにはそれ
ぞれ最適温度範囲があり、例えばＳＦ、ガスでは−１２
０〜−１３５℃である。この場合−１４０℃以下にする
と、試料面にＳＦ、ガス自体が付着し易くなりエツチン
グが阻害されることがある。

試料面にガスが凝集するような低温でも、エツチングの
初めはエツチングガスを用いず、Ｈｅ、Ａｒ等のガスで
放電を開始し、徐々にエツチングガスを加えればエツチ
ングを進行させることができる。

〔作用〕

低温エツチングとは、被エツチング物の温度を低くして
、加速イオンなどの方向性ビームの照射された面だけを
選択的にエツチングする方法である。エツチング側面で
のエツチング反応（表面反応及び反応生成物の脱離）は
、例えば反応生成物の蒸気圧が無視できるほど小さくな
るまでエツチング物の温度を下げることによって抑止さ
れる。

ビームの照射されるエツチング面での反応は、エツチン
グ物の冷却温度によらず、ビームのエネルギーによって
促進される。

このような低温エツチングでは、エツチングの選択比を
低下させることなく異方的な加工形状を得ることができ
るので、複数の層より成るゲート電極の各層を個別に異
方的に加工し、微細化に適するＭＯＳトランジスタ構造
を形成できる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図（ａ）に示すように、Ｓｉ基板１上に、素子分離
用の厚いＳｉｏ２膜２と、それ以外の活性領域表面にゲ
ート絶縁膜となる薄い５ｉｎ２膜３（厚さ１０ｎｍ）を
熱酸化によって形成する。次いで。

厚さ５０ｎｍの第１の多結晶シリコン膜４をＣＶＤ法（
化学蒸着法）で堆積する。その後−旦酸素雰囲気中に多
結晶シリコン表面をさらし、厚さ２ｎｆｆｌの自然酸化
膜６を形成し、さらにその上に厚さ０．２μｍの第２の
多結晶シリコン膜を先と同様にＣＶＤ法で形成する。自
然酸化膜６は、第２の多結晶シリコン膜のエツチング時
の停止層としての役目を持つ、なお、第１、第２の多結
晶シリコン膜は両者で１つのゲート電極となるため、自
然酸化膜６によって絶縁されてはならない。厚さ５ｒ＋
＋＋＋程度以下の薄い５ｉｎ２膜は、たとえ高品質に熱
酸化などで形成されても、トンネル電流によって絶縁性
は悪いが、２ｎｆｆｌ以下の膜は抵抗がほとんど無視で
きる。膜厚さえ保たれていれば、絶縁性の悪い５ｉｎ２
膜の方がこの場合好ましい。

第１、第２の多結晶シリコン膜４．５を低抵抗化するた
めの不純物として熱拡散により５Ｘ１０”個／ｃｍ３の
リンをドープし、さらに厚み０．２μｍのＳｕｎ、膜７
を堆積する。これは、ゲートを上層の配線に対して絶縁
するためである。周知のホトリソグラフィ法と、ＣＨＦ
３ガスを用いたドライエツチング法によって、まずホト
レジスト膜８をマスクにＳｉｏ２膜７を加工する。

続いて、第１図（ｂ）に示すように、第２の多結晶シリ
コン膜５を界面の自然酸化膜６をエツチング停止層とし
て異方的にエツチングする。このエツチングにおいては
非常に高い選択性が要求される。第２の多結晶シリコン
膜５の膜厚が０．２μｍで素子分離段差部９の傾斜角が
６０°の場合、０．２μｍ程のオーバーエッチを行う必
要があり、２ｎｍの厚みの自然酸化膜６が停止層として
耐え得るには多結晶シリコン対ＳｉＯ□選択比１００倍
以上が必要となる。ＳＦ６ガスを用いたマイクロ波プラ
ズマエツチングでは１００〜１０００倍の選択比が得ら
れる。この時従来技術の如く常温でエツチングするとサ
イドエツチングが大きく、微細パターン形成は困難であ
る。

本実施例では、ウェーハを液体窒素で冷却した電極上に
置き、ヒーターで温度調節し、−１２０〜−１３５℃に
ウェーハ温度を保って１０ｍｍＴｏｒｒでエツチングし
たところ、サイドエツチングはほとんど認められず、実
質的に基板に垂直な側壁が形成された。サイドエツチン
グの減少は、ウェーハ温度が下がるにしたがって顕著に
なるが、　−１４０℃以下に冷却するとＳＦ、ガス自身
がウェーハ表面に付着しやすくなり、多結晶シリコン膜
のエツチングが阻害されることがある。ただし、プラズ
マの放電電力を調節し、プラズマからの入射エネルギー
によってウェーハ極表面の温度さえ高くすればガスの凝
集は抑止できた。

液体窒素タンクで直接ウェーハを冷却しながらエツチン
グする場合でも、Ｈｅ、Ａｒ等のガスでまず放電を開始
し、徐々にエツチングガスを加えれば一１４０℃以下の
ウェーハ温度でもエツチング可能であった。ウェーハの
冷却手段としては、液体窒素以外にＨａやフレオンガス
を用いた冷凍機など種々のものが利用できる。また、エ
ツチング手段としてはマイクロ波エッチ以外に、反応性
スパッタエッチなど方向性のあるエネルギービームを用
いるものであれば同様に低温エツチングを行なうことが
できる。エツチングガスとしては。

ＣＱ２、Ｆ２等各種ハロゲン化物を用いることができ、
それぞれに最適温度範囲がある。

このような低温エツチングでは、イオン照射等を受ける
エツチング面の反応は室温のそれと同様であり、サイド
エツチング反応だけが大幅に抑制される。ＳＦ、ガスで
の低温マイクロ波エツチングでは１００〜１０００倍の
選択比を保ちつつ、異方的なエツチングが達成された。

なお、このように高い選択比でのエツチングにおいては
、エツチング開始時の多結晶シリコン表面状態に十分な
配慮が必要である。大気中に放置されたＳｉ表面には自
然酸化膜が形成され、エツチングの開始を妨げ、不均一
なエツチングの原因となる。この自然酸化膜を高選択エ
ツチングに先立って除去するには次のような方法を用い
ることができる。その１つには、ウェーハ冷却電極に高
周波電源によって高いバイアスを付加し、多結晶シリコ
ン表面のみを低選択エッチする方法である。

その他、前処理室を設けてＨＦガスプラズマやＨＦ−Ｈ
，Ｏ混合蒸気を吹きつけて自然酸化膜を除去後、真空中
搬送を経てエツチングする方法等がある。

低温エツチングでは、エツチング側面に付着物を蓄積さ
せて異方性を得るのではないためＣＦ４やＣＣＱ４ガス
を用いた場合のような炭素系の重合膜がなく、極めて清
浄な表面状態を保ってエツチングが終了する。このため
、洗浄工程を経ずに、高精度な加工形状を保ったまま次
の処理を行なうことができる。なお、ホトレジスト膜を
マスクにエツチングすると、ホトレジスト膜からの炭素
等でウェーハ表面が汚染される可能性があるが、これを
避けるには第２の多結晶シリコン膜５をエツチングする
前にホトレジスト膜８を除去しておけばよい。

第２の多結晶シリコン膜５をエツチング後、ＳｉＯ２膜
３及び第１の多結晶シリコン膜４を通して、Ｓｉ基板１
にＰをｌＸｌ０”個／ｃＩ１１２イオン打ち込みし、低
濃度ソース・ドレイン領域１０を形成する。

さらに、第１図（ｃ）に示すように、第２の多結晶シリ
コン膜５側面にスペーサとしての５ｉｎ２膜１１をＣＶ
Ｄ法と異方性エツチングによって形成する。ゲート電極
を自己整合的に周囲と絶縁する必要のない場合には、こ
のスペーサは導電体でもよい。低温エツチングで第１の
多結晶シリコン膜４を加工後、イオン打ち込みでＡｓを
５Ｘ１０”個／ｃｍ２打ち込み、高濃度ソース・ドレイ
ン領域１２を形成し、スペーサ形成要領によって第１の
多結晶シリコン膜４の側壁を覆うＳｉｎ、膜１３を設け
て、ＭｏＳトランジスタ構造を完成する。なお、ＳｉＯ
，膜１３は必ずしも設ける必要はない。

このような構造のＭＯＳトランジスタでは、２層の多結
晶シリコン膜によって逆子字形のゲート電極としたこと
が特徴で、ゲート電極の張り出し部の直下にｎ−領域を
浅く形成しているため、ゲート電極端での電界集中を抑
制して信頼性の高いトランジスタとなる。また、第２の
多結晶シリコン膜５が矩形状となっているため、微細幅
のゲート電極形成が可能である。

ゲート電極の配線抵抗を低くするために、第２図に示す
ように、第２の多結晶シリコン膜５上にさらに低抵抗配
線材料１４を堆積しておくことができる。低抵抗配線材
料としては、Ｗ、Ｍｏ、Ｔｉ等のメタル及びそのシリサ
イド、ＷＴｉ、ＴｉＮ等の合金等を用いることができる
。低温エツチングを用いると、例えばＷを一６０℃程の
温度でＳＦ６ガスによってＳｉｏ２との選択比３０以上
の加工が可能なので、第２の多結晶シリコン膜５を省い
て直接第１の多結晶シリコン膜４上に低抵抗配線材料を
堆積することもできる。この例を第３図に示した。

この場合、第１の多結晶シリコン膜４のアニールの温度
を９００℃、３０分とすることによりその表面を多少凹
凸とし、自然酸化膜６を波形にしておけば、異方性エツ
チングの際の停止層としての耐性が向上する。なぜなら
、傾斜した自然酸化膜の異方性エツチング方向に見た膜
厚は、傾斜角θとするとｓｅｅθ倍になるからである。

なお、波形の頂点ではこのような膜厚増は望めないが、
頂点でピンホール状に自然酸化膜が削られても、極微小
部のエツチングは一般に抑制されるため、その下の多結
晶シリコン膜のエツチングは急には進まないためさしつ
かえない。

第４図は、低抵抗配線材料１４の下部のみ一部自然酸化
膜６を無くすか又は２層ｍ以下とすることによってより
厚いＳｉＯ□膜１５膜設５た例を示す。この場合筒１の
多結晶シリコン膜４と低抵抗配線材料１４とは自然酸化
膜６の無い所で電気的に接続される。

以上、Ｐ型Ｓｉ基板へのｎチャネルの高性能微細ＭＯＳ
トランジスタについて述べたが、Ｐチャネル構造も同様
に形成できることは言うまでもない。また、張り出しゲ
ートをドレーン側のみとしても高信頼化の効果がある。

第５図は、本発明の他の実施例のフラッシュＥＥＰＲＯ
Ｍ用のゲート電極形成工程図である。

Ｐ型Ｓｉ基板１上にゲート絶縁膜であるＳｉｏ。

膜１６（厚み２０ｎｍ）、フローティング・ゲート用の
多結晶シリコン膜１７（厚み２００ｎｍ）並びに厚み４
層ｍのＳｉＯ２膜、厚み２Ｏｒ＋＋ｌの５１３Ｎ４膜及
び厚み６層ｍのＳｉｏ、膜の３層よりなる絶縁膜１８並
びにコントロール・ゲート用の多結晶シリコン膜１９（
厚み２００ｎｍ）、　Ｓｉｎ、膜２０（厚み２００ｎｍ
）を順次形成し。

第５図（ａ）に示すようにゲートパターンに加工する。

ここで最下層の多結晶シリコン膜１７のエツチングは異
方性エツチングが必要で第１図の実施例と同じ低温エツ
チングで行なった。Ｓｉｏ、膜１６が２層ｍ以下の削れ
量でゲート加工を完了することが望ましい。これは、露
出したＳｉＯ□膜のうちパターン近傍のＳｉｏ、膜は、
膜厚を調節して、より薄いゲートＳｉｎ、とじて用いる
ためである。多結晶シリコン膜１７のエツチング時にこ
のＳｉＯ２膜が大きく削られると、多結晶シリコン膜の
表面凹凸が５ｊｎ２膜に転写されたり、エツチングの僅
かなダメージがＳｉＯ２膜中に残留して、ゲート絶縁膜
としての信頼性が低下する。

次に第５図（ｂ）に示すように元の５ｉｎ２膜１６の膜
厚に対して、露出面のＳｉｎ、膜厚を約１／２にするた
め、フッ酸溶液またはフッ酸蒸気などでＳｉＯ□膜を数
ｎｌ１ｌエツチングし、続いてＣＶＤで堆積した厚さ０
．１μｍ程度の多結晶シリコン膜２２′　を、フローテ
ィング・ゲート側壁に残るように異方性エツチングする
。ここで側壁の多結晶シリコン膜２２は、コントロール
・ゲートに接しないところまでエツチングするため、０
．２〜０．５μｍμｍ−バーエッチすることになり、下
地５ｉ０２を停止層とするには１００倍以上の高選択性
であり、前記と同じ低温エツチングを行なった。

次に、トランジスタのソース側にのみ側壁多結晶シリコ
ン膜を残すため、ゲート中央部にかかるレジストパター
ンを設けてドレーン側の多結晶シリコン膜を高選択エッ
チする。このときも低温エツチングによって、サイドエ
ッチと下地５ｉＯ２膜の突き抜けを防止する。続いて、
リングラフィとイオン打込み及び拡散によってｐ中領域
２３とｎ−領域２４を形成し、さらにソース側の側壁多
結晶シリコン膜下から厚いゲートＳｉＯ２膜にかかって
延びるｎす領域２５を形成して、第５図（ｃ）の形状を
得る。

このようにして形成したゲート構造は、電気的消去可能
な不揮発メモリセル用のゲート電極を高性能化するため
に最適である。すなわち、フローティング・ゲートから
電子を引き抜く動作は、ゲート端部の薄いＳｕｎ、膜２
１の領域で行なわれ、ソースのｎ＋領域端では厚いゲー
トＳｉＯ２膜となっているため消去動作時のソース・基
板間リーク電流を大幅に低減できる。ゲート５ｉｎ２が
単一の膜厚で形成されていると、ソースｎ“へ高電圧を
印加して電子を引き抜く際、ｎ“端のゲート下に生じる
強い電界のため電子・正孔対の発生が起こりソース・基
板間に大きなリーク電流を生じる。すなわち、消費電力
が増大し、信頼性が劣化する。

１つのゲート下の５ｉＯｚ膜厚を２種形成する方法とし
て、ゲートの第１回目のエツチング後に露出した面のＳ
ｉｏ２膜を一旦除去して再度酸化することも考えられる
が、この場合２種のＳｉＯ２の接続部において膜質が劣
化しやすい。本発明では単一のＳｉｎ、膜を清浄なエツ
チングによって異なる膜厚に調節するので、ゲートＳｉ
ｏ、膜の接続部での劣化は生じない。

〔発明の効果〕

本発明によれば、多結晶シリコン膜を非常に高い選択比
でかつ異方的にエツチングし、複数の互いに電気導通し
た層から成るゲート電極を形成できるので、微細化に適
した高信頼性のＭ工Ｓトランジスタを実現できた。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造方法の一実施例を示
す工程図、第２図、第３図及び第４図は本発明の他の実
施例を用いて製造した半導体装置の断面図、第５図は本
発明のさらに他の実施例の半導体装置の製造方法を示す
工程図、第６図は従来の半導体装置の製造方法を示す工
程図である。 １・・・Ｓｉ基板 ２．３．７．１１．１３．１５・・・Ｓ　ｉｏ２膜４．
５・・・多結晶シリコン膜 ６・・・自然酸化膜　　　　８・・・ホトレジスト膜９
・・・素子分離段差部 １０・・・低濃度ソース・ドレイン領域１２・・・高濃
度ソース・ドレイン領域１４・・・低抵抗配線材料　　
１６．２０．２１・・・Ｓ　ｉ　Ｏ２膜１７．１９．２
２．２２′・・・多結晶シリコン謀１８・・・絶縁膜　
　　　　　２３・・・ｐ＋領域２４・・・ｎ−領域　　
　　　２５・・・ｎ＋領域代理人弁理士　　中　村　純
之助 第２図 第１図 第４図 ２ｎ 第５図 ２５−ｎ２９τへ 第 図

Claims (1)

1. 【特許請求の範囲】 １、基板上に多結晶シリコン膜を形成する工程、該多結
   晶シリコン膜上に二酸化シリコン膜を形成する工程、該
   二酸化シリコン膜上に第２の多結晶シリコン膜又は低抵
   抗材料膜を形成する工程及び該第２の多結晶シリコン膜
   又は低抵抗材料膜をマスクを用いて異方性エッチングし
   、所望の形状とし、ゲート電極の一部を形成する工程を
   少なくとも有することを特徴とする半導体装置の製造方
   法。 ２、上記異方性エッチングは、低温ドライエッチングで
   行なう請求項１記載の半導体装置の製造方法。 ３、被処理試料を真空容器内におき、エッチングガスの
   存在下でエネルギービームを被処理試料に当て、被処理
   試料をエッチングするエッチング方法において、上記被
   処理試料はエッチングガスの液化温度以下に冷却し、そ
   の周囲を放電雰囲気としてからエッチングガスを雰囲気
   に加えてエッチングを開始することを特徴とするエッチ
   ング方法。