JPH023236A - Bipolar transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明バイポーラトランジスタ、特にそのベース電極と
エミッタ電極とが絶縁層を介して配された例えば多結晶
シリコン半導体層から成り、これらからの不純物の拡散
によってベース領域のベース電極とり出し領域いわゆる
グラフトベース領域とエミッタ領域とを形成するいわゆ
るダブルポリシリコンバイポーラトランジスタに適用し
て好適なバイポーラトランジスタに係わる。[Detailed Description of the Invention] [Industrial Application Field] The bipolar transistor of the present invention, particularly its base electrode and emitter electrode, is composed of, for example, a polycrystalline silicon semiconductor layer disposed with an insulating layer interposed therebetween, and impurities from the bipolar transistor are The present invention relates to a bipolar transistor suitable for application to a so-called double polysilicon bipolar transistor in which a base electrode extraction region of a base region, a so-called graft base region, and an emitter region are formed by diffusion.
本発明は、半導体層から成るベース電極と、その酸化膜
を含む絶縁層を介して配されるエミッタ電極とを有する
構成とされてベース及びエミッタ間の分離耐圧の向上を
はかる。The present invention is configured to have a base electrode made of a semiconductor layer and an emitter electrode disposed through an insulating layer including an oxide film of the base electrode, thereby improving the isolation breakdown voltage between the base and the emitter.
昨今、それぞれベース電極およびエミッタ電極となる第
１及び第２の半導体層例えば多結晶シリコン層からの半
導体基板への不純物導入によって、ベース領域のベース
電極取り出し領域即ちグラフトベースとエミッタ領域と
を形成するようにして例えばベースとエミッタに対する
取り出し電極位置のセルファｌライン（自己整合）をは
かるようにしたいわゆるダブルポリシリコン型のバイポ
ーラトランジスタがその小面積化とこれによる高速性を
得ることができる上で脚光を浴びるに至っている。Recently, by introducing impurities into a semiconductor substrate from first and second semiconductor layers, such as a polycrystalline silicon layer, which will become a base electrode and an emitter electrode, respectively, a base electrode extraction region of the base region, that is, a graft base and an emitter region are formed. In this way, for example, so-called double polysilicon bipolar transistors, which measure the self-alignment of the extraction electrode position with respect to the base and emitter, have been in the spotlight because they can achieve small area and high speed. It has reached the point where it is exposed to water.
これに対し、更にその小面積化をはかったバイポーラト
ランジスタが、例えば特開昭６２−１８３５５８号公報
に開示されている。この種のパイボーラトランジスタは
、第５図に示すように、半導体基板（１）へのベース取
り出し電極（２）、すなわち例えば多結晶シリコンより
成る第１の半導体層のコンタクト部、すなわちグラフト
ベース領域形成部を半導体基板（１）上に形成した絶縁
層（４）の開口（５）の内周縁に形成した第１のサイド
ウオール（６）として形成し、更にこの第１のサイドウ
オール（６〕の内周に絶縁層より成る第２のサイドウオ
ール（７）を形成し、これをマスクとして不純物のイオ
ン注入によってベース動作領域いわゆる真性ベース領域
（８）を形成し、更にエミッタ電極（９）例えば多結晶
シリコンより成る第２の半導体層を形成し、これより真
性ベース領域（８）より浅く不純物拡散を行ってエミッ
タ領域（１０）を形成する。On the other hand, a bipolar transistor whose area is further reduced is disclosed in, for example, Japanese Patent Laid-Open No. 183558/1983. As shown in FIG. 5, this type of pievora transistor has a base lead-out electrode (2) to a semiconductor substrate (1), that is, a contact portion of a first semiconductor layer made of polycrystalline silicon, for example, a graft base region. The formation portion is formed as a first sidewall (6) formed at the inner peripheral edge of the opening (5) of the insulating layer (4) formed on the semiconductor substrate (1), and further this first sidewall (6) A second sidewall (7) made of an insulating layer is formed on the inner periphery of the insulating layer, and using this as a mask, a base operating region (so-called intrinsic base region) (8) is formed by ion implantation of impurities, and an emitter electrode (9) is formed, for example. A second semiconductor layer made of polycrystalline silicon is formed, and impurities are diffused thereto to be shallower than the intrinsic base region (8) to form an emitter region (10).
このような構成における第２のサイドウオール（７〕の
形成は、通常減圧ＣＶＤ （減圧化学的気相成長）法に
よって形成されるが、このようにして形成された絶縁層
すなわち第２のサイドウオール（７）は、膜質が緻密性
に劣り漏洩電流が生じ易く耐電性が低く、これがためベ
ースおよびエミッタ間の分離耐圧に課題がある。The second sidewall (7) in such a configuration is usually formed by a low pressure CVD (low pressure chemical vapor deposition) method, but the insulating layer (7) formed in this way, that is, the second sidewall In (7), the film quality is poor in density, leakage current is likely to occur, and the electric resistance is low, so there is a problem in the separation breakdown voltage between the base and the emitter.
本発明は上述したバイポーラトランジスタにおけるベー
ス・エミッタ間の分離耐圧の課題の解決をはかり、信頼
性の向上をはかることができるようにしたバイポーラト
ランジスタを提供する。The present invention aims to solve the above-mentioned problem of base-emitter isolation breakdown voltage in the bipolar transistor, and provides a bipolar transistor that can improve reliability.
本発明は、第１図に示すように半導体層からなるベース
電極（１１）と、このベース電極（１１）と絶縁層（１
２）を介して配されたエミッタ電極（１３）とを有スル
バイポーラトランジスタにおいて、その絶縁層（１２）
がベース電極（１１）の酸化膜（１４）を含んだ構成と
する。As shown in FIG. 1, the present invention includes a base electrode (11) made of a semiconductor layer, and an insulating layer (1
2) in a bipolar transistor with an emitter electrode (13) disposed through the insulating layer (12);
includes the oxide film (14) of the base electrode (11).
上述の構成によれば、ベース電極（１１）とエミッタ電
極（Ｉ３）との間に、少なくともベース電極（１１）自
体を熱酸化してなる酸化膜（１４）が必要部に介在する
構成としたものであり、この熱酸化による酸化膜（１４
）は、緻密であって耐電性にすぐれ、漏洩電流の発生が
確実に回避される。According to the above configuration, an oxide film (14) formed by thermally oxidizing at least the base electrode (11) itself is interposed between the base electrode (11) and the emitter electrode (I3) in necessary parts. The oxide film (14
) is dense and has excellent electrical resistance, and the generation of leakage current is reliably avoided.
第２図を参照して本発明によるｎｐｎ型バイポーラトラ
ンジスタの一例を、その製造方法の一例とともに説明す
る。An example of an npn type bipolar transistor according to the present invention will be described with reference to FIG. 2, along with an example of its manufacturing method.
第２図Ａに示すようにこの場合ｐ型のシリコン半導体サ
ブストレイ） （１５）を用意し、その−主面に選択的
にｎ型の低比抵抗のコレクタ埋込み領域〈１６）を形成
するとともにｐ型の高濃度のチャンネルストップ領域（
１７）を選択的に夫々例えば不純物拡散等によって形成
する。そして、この半導体サブストレイト（１５）の主
面に全面的にエピタキシャル半導体層（１８）を形成し
て半導体基板（１９）を構成する。そしてこのエピタキ
シャル半導体層（１８）に例えば選択的酸化によって厚
い５１０２酸化膜による分離絶縁層（２０）を形成する
。そしてこの分離絶縁層（２０）の形成されていない半
導体層（１８〉に低比抵抗のコレクタ電極取出し領域（
２１）を、選択的拡散あるいはイオン注入法等によって
形成する。As shown in FIG. 2A, a p-type silicon semiconductor substrate (15) in this case is prepared, and an n-type low resistivity collector buried region (16) is selectively formed on its main surface. P-type high concentration channel stop region (
17) are selectively formed by, for example, impurity diffusion. Then, an epitaxial semiconductor layer (18) is formed entirely on the main surface of this semiconductor substrate (15) to form a semiconductor substrate (19). Then, an isolation insulating layer (20) made of a thick 5102 oxide film is formed on this epitaxial semiconductor layer (18), for example, by selective oxidation. Then, a low resistivity collector electrode extraction region (
21) is formed by selective diffusion, ion implantation, or the like.
第２図已に示すように、分離絶縁層（２０）が形成され
ていないエピタキシャル半導体層（１８）の表面を熱酸
化してＳ１０□絶縁層（２２）を形成して、これの上に
まずベース電極を構成する第１の半導体層（２３）、例
えば多結晶シリコン層を全面的にＣＶＤ法等によって形
成し、その後、ベース取出し電極となる部分とエミッタ
形成領域を含む部分とを選択的に残して他部をエツチン
グ除去し、これの上に跨がって全面的に例えば５ｉｎ２
絶縁層（２４）をＣＶＤ法等によって形成する。ここに
ベース電極を構成する第１の半導体層（２３）はｎ型の
不純物例えばボロンＢが高濃度をもってドープされた多
結晶シリコン層をＣＶＤ法によって形成するか、あるい
は不純物がドープされていない多結晶シリコン層を形成
して後に、これに高濃度をもってｎ型の不純物イオン例
えばＢ“を注入することによって形成する。As shown in Figure 2, the surface of the epitaxial semiconductor layer (18) on which the isolation insulating layer (20) is not formed is thermally oxidized to form an S10□ insulating layer (22), and then A first semiconductor layer (23) constituting the base electrode, for example, a polycrystalline silicon layer, is formed entirely by CVD or the like, and then a portion that will become the base extraction electrode and a portion that includes the emitter formation region are selectively formed. For example, 5 in 2
An insulating layer (24) is formed by CVD method or the like. The first semiconductor layer (23) constituting the base electrode is formed by CVD of a polycrystalline silicon layer doped with an n-type impurity such as boron B at a high concentration, or a polycrystalline silicon layer not doped with impurities. After forming a crystalline silicon layer, it is formed by implanting n-type impurity ions, for example, B'' into the layer at a high concentration.
第２図Ｃに示すように、絶縁層（２４）と第２図Ｂで示
した半導体層（２３）とこれの下の絶縁層（２２）とに
わたってエミッタ領域形成部とその周縁を含んで開口（
２５）を穿設する。そしてこの開口（２５）内を含んで
全面的に同様にベース電極の一部となる第２の半導体層
（２６）例えば多結晶シリコン層をＣＶＤ法等によって
形成する。As shown in FIG. 2C, an opening is formed across the insulating layer (24), the semiconductor layer (23) shown in FIG. (
25). Then, a second semiconductor layer (26), such as a polycrystalline silicon layer, which will become a part of the base electrode, is similarly formed over the entire surface including the inside of this opening (25) by CVD or the like.
第２図りに示すように、異方性エツチング例えば反応性
イオンエツチングＲＩＥによって第２の半導体層（２６
）に対してエツチングを行ない、開口（２５）の側面に
エツチング方向に対して肉厚に形成された半導体層（２
６）を第１のサイドウオール（２７）として残してエッ
チバックする。このようにして第１のサイドウオール（
２７）とこれに連接する第１の半導体層（２３）の残部
によってベース電極（１１）を構成する。As shown in the second diagram, the second semiconductor layer (26
) is etched, and a semiconductor layer (2) is formed thickly in the etching direction on the side surface of the opening (25).
6) is left as the first sidewall (27) and etched back. In this way, the first sidewall (
27) and the remainder of the first semiconductor layer (23) connected thereto constitute a base electrode (11).
第２図已に示すように、第２の半導体層（２６）よりな
る第１のサイドウオール（２７）の表面を熱酸化して酸
化膜（１４）を形成する。As shown in FIG. 2, the surface of the first sidewall (27) made of the second semiconductor layer (26) is thermally oxidized to form an oxide film (14).
第２図Ｆに示すように、表面に酸化膜（１４）が形成さ
れた第１のサイドウオール（２７）内の開口（２８）内
を含んで全面的に８１０２等の絶縁層（２９）をＣＶＤ
法等によって被着形成する。As shown in FIG. 2F, an insulating layer (29) such as 8102 is applied over the entire surface including the opening (28) in the first sidewall (27) on which the oxide film (14) is formed. CVD
It is deposited and formed by a method etc.
第２図Ｇに示すように、絶縁層（２９）に対しＲＩＥ等
の異方性エツチングを行って第１のサイドウオール（２
７）上にＳｉＯ□酸化膜（１４）介して第２のサイドウ
オール（３０）を形成する。As shown in FIG. 2G, anisotropic etching such as RIE is performed on the insulating layer (29) to form the first sidewall (29).
7) A second sidewall (30) is formed on the SiO□ oxide film (14).
第２図Ｈに示すように、第２のサイドウオール（３０）
内の開口（３１）内を含んで多結晶シリコン層等のエミ
ッタ電極となる第３の半導体層（３２）を全面的に形成
する。As shown in Figure 2H, the second sidewall (30)
A third semiconductor layer (32) such as a polycrystalline silicon layer, which will serve as an emitter electrode, is formed over the entire surface including the inside of the opening (31).
第１図に示すようにこれを選択的にエツチングしてエミ
ッタ電極（１３）を形成する。この半導体層（３２）よ
り成るエミッタ電極（１３）を通じてエピタキシャル半
導体層（１８）に浅くｐ型の不純物を拡散して真性ベー
ス領域（３４）、すなわちベース動作領域を形成し、同
様にエミッタ電極（１３）即ち半導体層（３２）を通じ
てｎ型の不純物を導入して浅いエミッタ領域（３３）を
形成するとともに第２の半導体層（２６）による第１の
サイドウオール（２７）を通じて例えば第１の半導体層
（２３）よりの不純物を拡散してグラフトベース領域（
３４Ａ） を形成する。この場合、第１および第２の
半導体層（２３）および（２６）によってベース電極（
１１）が形成される。また絶縁層（２４）に対してコレ
クタおよびベース電場窓の窓開けを行い、その後全面的
にＡＩ等の金属層の蒸着およびフォトリソグラフィによ
るパターン化を行ってエミッタ電極（１３）上にエミッ
タ金属電極（３５）を被着形成するとともにコレクタ電
極取出し領域（２１）上とベース電極（［１）上に夫々
コレクタおよびベース各金属電極（３６）および（３７
）をオーミックに被着形成する。As shown in FIG. 1, this is selectively etched to form an emitter electrode (13). A p-type impurity is shallowly diffused into the epitaxial semiconductor layer (18) through the emitter electrode (13) made of this semiconductor layer (32) to form an intrinsic base region (34), that is, a base operating region, and similarly the emitter electrode ( 13) That is, an n-type impurity is introduced through the semiconductor layer (32) to form a shallow emitter region (33), and at the same time, the first semiconductor layer (26) is introduced through the first sidewall (27) formed by the second semiconductor layer (26). The impurity from the layer (23) is diffused to form the graft base region (
34A) to form. In this case, the base electrode (
11) is formed. In addition, collector and base electric field windows are opened in the insulating layer (24), and then a metal layer such as AI is deposited on the entire surface and patterned by photolithography to form an emitter metal electrode on the emitter electrode (13). (35) is deposited and formed on the collector electrode extraction area (21) and the base electrode ([1), respectively.
) is ohmically deposited.
尚、第１図および第２図に説明した例では、ベース電極
（１１）の一部を構成する第１のサイドウオール（２７
）下にグラフトベース領域（３４＾）を選択的に形成す
るようにしたバイポーラトランジスタに本発明を適用し
た場合であるが、第３図に示すようにサイドウオールを
有せず、第１の半導体層（２３）のみによってベース電
極（１１）を構成する構造をとる場合は、このベース電
極（１１）を構成する第１の半導体層（２３）のエミッ
タ側端面に熱酸化による酸化膜（１４）を形成すること
ができる。尚第３図において、第１図に対応する部分に
は同一符号を付して重複説明を省略する。In the example illustrated in FIGS. 1 and 2, the first sidewall (27) forming a part of the base electrode (11)
) The present invention is applied to a bipolar transistor in which a graft base region (34^) is selectively formed under When a structure is adopted in which the base electrode (11) is composed only of the layer (23), an oxide film (14) is formed by thermal oxidation on the emitter side end surface of the first semiconductor layer (23) that constitutes the base electrode (11). can be formed. In FIG. 3, parts corresponding to those in FIG. 1 are designated by the same reference numerals and redundant explanation will be omitted.
更に、第４図を参照して本発明によるバイポーラトラン
ジスタの他の例をその一製造方法と共に説明する。Furthermore, with reference to FIG. 4, another example of the bipolar transistor according to the present invention will be described together with a manufacturing method thereof.
第４図において第１図及び第２図と対応する部分には同
一符号を付して重複説明を省略する。第４図Ａに示すよ
うに、第２図Ａ−Ｃで説明したように、開口（２５）の
形成を行って第２の半導体層（２６）を形成して後、こ
れの上にＣＶＤ法等によって全面的に例えばＳ１０□絶
縁層（２９）を形成する。In FIG. 4, parts corresponding to those in FIGS. 1 and 2 are designated by the same reference numerals, and redundant explanation will be omitted. As shown in FIG. 4A, after forming the opening (25) and forming the second semiconductor layer (26) as explained in FIGS. For example, an S10□ insulating layer (29) is formed on the entire surface by etching or the like.
次に第４図已に示すようシ＝、絶縁層（２９）に対しＲ
ＩＥエツチング等の異方性エツチングによるエッチバッ
クを行って、第１のサイドウオール絶縁層（３０Ａ）
を形成する。Next, as shown in Figure 4,
The first sidewall insulating layer (30A) is etched back by anisotropic etching such as IE etching.
form.
第４図Ｃに示すように、５ｉｎ２サイドウオ一ル絶縁層
（３０Ａ） とＳｉＯ□絶縁層（２４）をエツチング
マスクとして、半導体層（２６）をエツチングして開口
（２５）内のサイドウオール絶縁層（３０Ａ） によ
って囲まれた部分に開口（５５）を穿設すると共に、絶
縁層（２４）上の第２の半導体層（２６）を除去する。As shown in FIG. 4C, using the 5in2 sidewall insulating layer (30A) and the SiO□ insulating layer (24) as etching masks, the semiconductor layer (26) is etched to form the sidewall insulating layer in the opening (25). (30A) An opening (55) is formed in a portion surrounded by (30A), and the second semiconductor layer (26) on the insulating layer (24) is removed.
第４図りに示すように熱酸化処理を行って第２の半導体
層（２６）の、主として開口（５５）に臨む端面と、絶
縁層（２４）と第１のサイドウオール絶縁層（３０Ａ）
との間に臨む上端面とを熱酸化して酸化膜（１４）
を形成する。このとき、ＣＶＤ法によって形成した５１
０２サイドウオ一ル絶縁層（３０Ａ） が仮にリーキ
ーつまり緻密性に欠は電流漏洩性を有する場合は、これ
を通じて第２の半導体層（２６）のサイドウオール絶縁
層（３０Ａ） との界面において酸化が生じ酸化膜（
１４）の生成がなされる。As shown in the fourth diagram, thermal oxidation treatment is performed to remove the end face of the second semiconductor layer (26) mainly facing the opening (55), the insulating layer (24) and the first sidewall insulating layer (30A).
An oxide film (14) is formed by thermally oxidizing the upper end surface facing between
form. At this time, 51 formed by CVD method
If the 02 sidewall insulating layer (30A) is leaky, that is, it lacks density and has current leakage, oxidation will occur through this at the interface with the sidewall insulating layer (30A) of the second semiconductor layer (26). Formed oxide film (
14) is generated.
第４図Ｅに示すように、開口（５５）内に、第１のサイ
ドウオール絶縁層（３０Ａ） の内面に更に同様に８
１０□絶縁層のＣＶＤ法による全面的被着、異方性エツ
チングによるエッチバックによって第２のサイドウオー
ル絶縁層（３０Ｂ） を形成する。As shown in FIG. 4E, within the opening (55), a similar 8.
10□ A second sidewall insulating layer (30B) is formed by fully depositing the insulating layer by CVD and etching back by anisotropic etching.
その後、第４図Ｆに示すように、第３の半導体層（３２
）の形成、パターン化、不純物導入等を第２図Ｈ及び第
１図で説明したと同様にしてバイポーラトランジスタを
得る。Thereafter, as shown in FIG. 4F, a third semiconductor layer (32
), patterning, impurity introduction, etc., are carried out in the same manner as described with reference to FIG. 2H and FIG. 1 to obtain a bipolar transistor.
上述の構成によればベース電極（１１）とエミッタ電極
（１３）との間に少なくともベース電極（１１）の半導
体層（２６）または（２３）自体を熱酸化してなる酸化
膜（１４）を形成するようにしたので、その緻密性によ
って、また、熱酸化工程を経ることによって、例えば第
４図で説明した例におけるように、これの上に形成する
絶縁層（−３０Ａ） が漏洩性であるときは、これを
通じての第２の半導体層（２６）の酸化によって生成し
た緻密な酸化膜によって絶縁層（３０Ａ）の漏洩性を補
ってミッタ・ベース間の耐電性の向上、漏洩電流の発生
を確実に回避できる。According to the above configuration, an oxide film (14) formed by thermally oxidizing at least the semiconductor layer (26) or (23) itself of the base electrode (11) is provided between the base electrode (11) and the emitter electrode (13). Due to its density and through the thermal oxidation process, the insulating layer (-30A) formed thereon is leaky, as in the example illustrated in FIG. In some cases, the leakage of the insulating layer (30A) is compensated for by the dense oxide film generated by oxidation of the second semiconductor layer (26) through this, improving the electrical resistance between the mitter and the base and generating leakage current. can be definitely avoided.
したがって信頼性の高いバイポーラトランジスタが得ら
れる。Therefore, a highly reliable bipolar transistor can be obtained.
第１図は本発明によるバイポーラトランジスタの一例の
路線的断面図、第２図Ａ−Ｈはそれぞれその一例の各製
造工程の路線的断面図、第３図は本発明によるバイポー
ラトランジスタの他の例の路線的断面図、第４図Ａ−Ｆ
は本発明の更に他の例のその一製造方法の各工程の路線
的断面図、第５図は対比例の断面図である。
（１９）は半導体基板、（１３）はエミッタ電極、（１
４）は酸化膜、（２３）、 （２６） 及び（３２）
は第１１第２及び第３の半導体層である。
Ｙ
不発明１＝、Ｅ’３パイご−ラトランジ″人フ９イ＋！
／１ｉ！・１つ一瞥斧東台勺断面２第３図FIG. 1 is a linear cross-sectional view of an example of a bipolar transistor according to the present invention, FIG. 2 A-H is a linear cross-sectional view of each manufacturing process of the example, and FIG. Line cross-sectional view, Figure 4 A-F
FIG. 5 is a cross-sectional view of each step of a manufacturing method of yet another example of the present invention, and FIG. 5 is a cross-sectional view of a comparative example. (19) is a semiconductor substrate, (13) is an emitter electrode, (1
4) is an oxide film, (23), (26) and (32)
are the eleventh second and third semiconductor layers. Y non-invention 1=, E'3 pie go-latrange "person fu9i+!
/1i!・One glance ax east plate cross section 2 Figure 3
Claims (1)
を介して配されたエミッタ電極とを有するバイポーラト
ランジスタにおいて、 上記絶縁層が、上記ベース電極の酸化膜を含むことを特
徴とするバイポーラトランジスタ。[Claims] A bipolar transistor having a base electrode made of a semiconductor layer and an emitter electrode disposed through the base electrode and an insulating layer, wherein the insulating layer includes an oxide film of the base electrode. Characteristic bipolar transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151532A JP2794571B2 (en) | 1988-06-20 | 1988-06-20 | Manufacturing method of bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151532A JP2794571B2 (en) | 1988-06-20 | 1988-06-20 | Manufacturing method of bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023236A true JPH023236A (en) | 1990-01-08 |
| JP2794571B2 JP2794571B2 (en) | 1998-09-10 |
Family
ID=15520573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151532A Expired - Fee Related JP2794571B2 (en) | 1988-06-20 | 1988-06-20 | Manufacturing method of bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794571B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081862A (en) * | 1983-10-12 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
| JPS60226175A (en) * | 1984-04-25 | 1985-11-11 | Nec Corp | Manufacture of semiconductor device |
-
1988
- 1988-06-20 JP JP63151532A patent/JP2794571B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081862A (en) * | 1983-10-12 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
| JPS60226175A (en) * | 1984-04-25 | 1985-11-11 | Nec Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
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| JP2794571B2 (en) | 1998-09-10 |
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