JPH04112544A - Semiconductor device and manufacture - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置に関し、特にゲート ドレインオー
バーラツプ構造およびその製造方法に関するものである
。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a semiconductor device, and particularly to a gate-drain overlap structure and a method for manufacturing the same.
（ロ）従来の技術
ホットキャリアの注入により例えばＬＤＤ構造トランジ
スタでも特性が大きく劣化することが最近のレポートに
よって報告さね、前述の問題を解決した構造として、例
えばＩＥＤＭ ８９Ｐ 、 ７６５〜７６８ ”Ａ
５ｅｌｆ Ａｌｉｇｎｅｄ ＩｎｖｅｒｓｅＴ Ｇ
ａｔｅ Ｆｕｌｌｙ ０ｖｅｒｌａｐｐｅｄ
ＬＤＤ Ｄｅｖｉｃｅ ｆｏｒＳｕｂ−Ｈａｌｆ
Ｍｉｃｒｏｎ ＣＭＯ３”がある。(b) Conventional technology Recent reports have reported that the characteristics of, for example, LDD structure transistors are greatly degraded due to the injection of hot carriers.
5elf Aligned Inverse TG
ate Fully 0verlapped
LDD Device for Sub-Half
Micron CMO3” is available.
このトランジスタは、第２図りの様に、ゲートが逆Ｔの
形状を有するトランジスタ（以下インパストランジスタ
と言う。）である。図のようにゲート・ドレインが、オ
ーバーラツプしているので、ドレイン電界を緩和し、ま
たドレイン耐圧及びホソトキ士リア耐性が向上する効果
を有する。As shown in the second diagram, this transistor is a transistor whose gate has an inverted T shape (hereinafter referred to as an in-pass transistor). As shown in the figure, since the gate and drain overlap, it has the effect of relaxing the drain electric field and improving the drain breakdown voltage and photovoltaic resistance.
またオーバーラツプゲートから垂直にｎ−層へ電界がか
かり、表面のｎ＋化、抵抗が下がってｇ。Also, an electric field is applied perpendicularly from the overlap gate to the n- layer, which changes the surface to n+ and lowers the resistance.
およびチャンネル電流がＬＤＤ構造よりも増加する特徴
を有している。Also, the channel current increases more than the LDD structure.
製造方法は、第２図Ａの如く、半導体基板（１０）上に
、約１００人のゲート酸化膜（１，１）、約１００〜５
００人の第１のポリシリコン層（１２）および４０人の
熱酸化膜（１３）を積層する。続いて第２のポリシリコ
ン（１４）を被着し、ＲＩＥでゲートを形成する。にで
熱酸化膜は、ＲＩＥによる選択エツチングする際のスト
ッパーとして働く。また残った酸化膜（１３）は、ＨＦ
で除去する。The manufacturing method is as shown in FIG.
A first polysilicon layer (12) of 0.00000 and a thermal oxide film (13) of 40.000 are laminated. Next, a second polysilicon (14) is deposited and a gate is formed by RIE. The thermally oxidized film acts as a stopper during selective etching by RIE. In addition, the remaining oxide film (13) is
Remove with .
続いて第２図Ｂの如く、例えばホトレジストやゲートを
マスクにして、リンをイオン注入し、低濃度のソース、
ドレイン（＋ ５）、 （１６） を形成する。Next, as shown in FIG. 2B, using, for example, a photoresist or gate as a mask, phosphorus ions are implanted to form a low concentration source,
Form drains (+5) and (16).
続いて第２図Ｃの如く、〜３００人の第３のポリシリコ
ン（１７）を全面に形成し、第２図りの如く絶縁膜（１
８）を全面に形成する。Next, as shown in FIG.
8) is formed on the entire surface.
最後に、前記絶縁膜（１８）をエツチングして、サイド
ウォール・スペーサ形状に形成し、第２図Ｅの如くゲー
トおよび絶縁膜をマスクにして例えばヒ素をイオン注入
し、高濃度のソース、ドレイン領域（１９）、 （２０
）を形成する。Finally, the insulating film (18) is etched to form a sidewall spacer shape, and ions of, for example, arsenic are implanted using the gate and insulating film as a mask, as shown in FIG. Area (19), (20
) to form.
以上のような方法で一般的にインバーストランジスタが
形成される。An inverse transistor is generally formed by the method described above.
（ハ）発明が解決しようとした課題
まずゲートオーバーラツプ部のゲート・ゲート酸化膜
低濃度のソース、ドレインで容量が形成され、スピード
の低下を招く問題があった。(c) Problems that the invention sought to solve First, the gate and gate oxide film in the gate overlap area
There was a problem in that a capacitance was formed in the low concentration source and drain, leading to a decrease in speed.
また微細化するにつれて、ゲート電極下の絶縁膜も薄く
形成する必要が生じ、特にドレインと基板間にトンネル
電流が生じ、リーク電流として観測される。Further, as miniaturization progresses, it becomes necessary to make the insulating film under the gate electrode thinner, and tunnel current occurs particularly between the drain and the substrate, which is observed as leakage current.
（ニ）課題を解決するための手段
本発明は前述の課題に鑑みて成され、半導体基板上のゲ
ート酸化膜上に形成されたポリシリコンよりなる第１の
ゲートとこの第１のゲートの周囲にサイドウオール形状
で且つこの第１のゲートとコンタクトしたポリシリコン
よりなる第２のゲートで構成されるゲートと、
前記第１のゲートの中央下のゲート酸化膜よりも厚く形
成され、前記第１のゲートの周辺部とこの周辺部より外
側に形成さねた［、ａｃｏｓ酸化膜と、
前記第１のゲート及び第２のゲートをマスクとしてそれ
ぞれ形成された低濃度のソース、ドレインおよび高濃度
のソース、ドレインとを少なくとも有することで解決す
るものである。(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned problems, and includes a first gate made of polysilicon formed on a gate oxide film on a semiconductor substrate, and a region surrounding the first gate. a second gate made of polysilicon, which has a sidewall shape and is in contact with the first gate; and a gate oxide film formed thicker than the gate oxide film under the center of the first gate, and which is made of polysilicon and is in contact with the first gate. an acos oxide film formed on the periphery of the gate and outside the periphery, and a low concentration source, a drain, and a high concentration source and drain formed respectively using the first gate and second gate as masks. This is solved by having at least a source and a drain.
また半導体基板上に第１のポリシリコンよりなる第１の
ゲートを形成する工程と、
前記第１のゲートをマスクとして、第１のソス、ドレイ
ンを形成した後、前記第１のゲート中央下のゲート酸化
膜より厚いＬＯＣＯＳ酸化膜を前記第１のゲート周辺下
まで形成する工程と、前記第１のゲートにコンタクトし
た第２のポリシリコンよりなるサイドウオール−スペー
サ形状の第２のゲートを形成する工程と、
前記第１及び第２のゲートをマスクとして、前記第１の
ソース、ドレインより高濃度のソース。Further, a step of forming a first gate made of a first polysilicon on a semiconductor substrate, and a step of forming a first source and a drain using the first gate as a mask, and then forming a first gate formed under the center of the first gate. forming a LOCOS oxide film thicker than the gate oxide film to below the periphery of the first gate; and forming a sidewall-spacer-shaped second gate made of second polysilicon in contact with the first gate. A source having a higher concentration than the first source and drain using the first and second gates as masks.
ドレインを形成する工程とを有することで解決するもの
である。This is solved by including a step of forming a drain.
（ホ）作用
本発明によれば、第１のゲートの周辺部とこの周辺部よ
り夕）側にＬＯＣＯＳ酸化膜を形成することで、低濃度
のソース、ドレイン上の絶縁膜を厚く形成でき、これら
により発生する容量を小さくできる。(E) Function According to the present invention, by forming a LOCOS oxide film in the peripheral area of the first gate and on the side of the peripheral area, a thick insulating film can be formed on the low concentration source and drain. The capacitance generated by these can be reduced.
本発明によれば、ゲート電極の周辺部をＬＯＧＯ８酸化
膜としたことで、ゲート電極の周辺部と高濃度のソース
、ドレインが直接オーバーラツプしないので、電界強度
が減少し、高濃度のドレインと基板間に流れるトンネル
電流を減少できる。According to the present invention, since the periphery of the gate electrode is made of LOGO8 oxide film, the periphery of the gate electrode and the highly doped source and drain do not directly overlap, so the electric field strength is reduced and the highly doped drain and substrate The tunnel current flowing between the two can be reduced.
（へ）実施例 以下に本発明の実施例を図面に従い説明する。(f) Example Embodiments of the present invention will be described below with reference to the drawings.
まずＰ型の半導体基板（３０）を用意し、ゲート酸化膜
（３１）を約１５０人の厚さで形成する。続いて第１の
ポリシリコンを約３０００人の厚さで全面に被着し、Ｒ
ｓ＝２０Ω／口となるように、ＰＯＣｌ３を使って第１
のポリシリコンにリンをドープする。First, a P-type semiconductor substrate (30) is prepared, and a gate oxide film (31) is formed to a thickness of about 150 mm. Next, the first polysilicon is deposited on the entire surface to a thickness of approximately 3000 mm, and R
Using POCl3, the first
Dope the polysilicon with phosphorus.
更に約１０００人のＳｉ３Ｎ、膜（３２）をＬＰＣＶＤ
法によりデポジションする。その後、前記５１３Ｎ４膜
（３２）と第１のポリシリコンを、連続ＲＩＥ法でエツ
チングし、第１図Ａの如くバターニングし、リンを６０
ＫｅＶ、３Ｘ１０”ｃｍ−２の条件でイオン注入する。Furthermore, about 1000 Si3N films (32) were LPCVD
Deposit by law. Thereafter, the 513N4 film (32) and the first polysilicon were etched by continuous RIE, buttered as shown in FIG.
Ion implantation is performed under the conditions of KeV and 3×10” cm −2 .
従って破線で示す如く、パターニングされた第１のゲー
）（３３）とこの上に形成されたＳ ｉ ３Ｎ４膜（３
２）で実質的にセルファラインされて低濃度のソース（
３４）、 ドレイン（３５）が形成される。Therefore, as shown by the broken line, the patterned first gate (33) and the Si 3N4 film (33) formed thereon are separated.
2) is substantially self-lined and has a low concentration source (
34), a drain (35) is formed.
続いて第１図Ｂの如＜、ＬＰＣＶＤ法により約５００人
のＳｉ３Ｎ、膜をデポジションし、ＲＩＥ法によりＳｉ
３Ｎ４膜のサイドウオール（３６）を形成する。Next, as shown in Figure 1B, about 500 Si3N films were deposited by LPCVD, and Si
A sidewall (36) of 3N4 film is formed.
その後、第１図Ｃの如く、約２５０人の厚さになるよう
に、ＬＯＣＯＳ酸化を行い、耐酸化膜として使用した８
１３Ｎ４膜（３２）、（３６）をポット燐酸で除去する
。Thereafter, as shown in Figure 1C, LOCOS oxidation was performed to a thickness of approximately 250 mm, and the 8.
The 13N4 films (32) and (36) are removed with pot phosphoric acid.
続いて約３０００人の第２のポリシリコン（３７）を、
第１図りの様に被着し、Ｒ５−２ｏΩ／口となるように
、ＰＯＣｌ３を使って第２のポリシリコン（３７）にリ
ンをドープする。Next, the second polysilicon (37) of about 3000 people,
The second polysilicon (37) is deposited as shown in the first diagram and doped with phosphorus using POCl3 so that R5-20Ω/gate.
更にＲＩＥ法により、第２のポリシリコン（３７）をエ
ンチングし、第１図Ｅの様にサイドウオルスペーサ形状
に第２のゲー） （３８）を形成する。Furthermore, the second polysilicon (37) is etched by RIE to form a second game (38) in the shape of a side wall spacer as shown in FIG. 1E.
ここで第１のゲー）＜３３）と第２のゲート（３８）は
、電気的に結合され、本半導体装置のゲートとして働く
。Here, the first gate (33) and the second gate (38) are electrically coupled and serve as a gate of the present semiconductor device.
また前記ゲート表面に約２００人の酸化膜（３９）が形
成されるように熱酸化する。Further, thermal oxidation is performed to form an oxide film (39) of about 200 layers on the gate surface.
その後、ヒ素を６０ＫｅＶ、５ｘ ］、０１５ｃｍ−２
の条件でイオン注入し、窒素ガス雰囲気で９００゜ｃ、
３０分の条件でアニールする。Then arsenic was irradiated at 60KeV, 5x], 015cm-2
Ion implantation was performed under the conditions of 900°C in a nitrogen gas atmosphere.
Anneal for 30 minutes.
ここで前記酸化膜く３９）は、イオン注入の際のイオン
突き抜は防止として働く。Here, the oxide film 39) serves to prevent ion penetration during ion implantation.
最後に図面上では示されていないが、ソース。Finally, although not shown on the drawing, there is a source.
ドレイン電極およびゲート電極を通常の方法により形成
する。A drain electrode and a gate electrode are formed by a conventional method.
図からも分かるように、以上の一連の製造方法で、第２
のゲート（３８）下は、第１のゲート（３３）中央下の
ゲート絶縁膜（３１）よりも厚く形成される。また第１
のゲー）（３３）の周辺もバーズビーク（４０）が形成
される。As can be seen from the figure, in the above series of manufacturing methods, the second
The lower part of the gate (38) is formed to be thicker than the gate insulating film (31) under the center of the first gate (33). Also the first
A bird's beak (40) is also formed around the game) (33).
従って、第２図Ｅのゲート、ドレインオーバーラツプ部
の酸化膜よりも、本発明の酸化膜は厚く形成することが
できるので、低濃度のソース、ドレイン（３４）、（３
５）、ゲートおよび酸化膜で発生する容量を低減できる
。Therefore, the oxide film of the present invention can be formed thicker than the oxide film of the gate and drain overlap portions in FIG.
5) Capacitance generated in the gate and oxide film can be reduced.
（ト）発明の効果
以上の説明からも明らかなように、ゲート、ドレインオ
ーバーラツプ構造であるので、従来のインバーストラン
ジスタと同様にホットキャリア耐性が優れている構造で
、且つ低濃度のソース、ドレイン、ゲートおよび酸化膜
で発生する容？を低減できる。(g) Effects of the Invention As is clear from the above explanation, the gate and drain overlap structure has excellent hot carrier resistance similar to conventional inverse transistors, and the low concentration source and Capacity generated in drain, gate and oxide film? can be reduced.
従って従来のインバーストランジスタの特性を損なうこ
となく、しかもトランジスタのスピードを向上できる。Therefore, the speed of the transistor can be improved without impairing the characteristics of the conventional inverse transistor.
また、ゲート電極の周辺部にＬＯＧＯ８酸化膜を形成す
ることで、ゲート電極の周辺部と高濃度のソース、ドレ
インが直接オーバーラツプしないので、電界強度が減少
し、高濃度のドレインと基板間に流れるトンネル電流を
減少できる。In addition, by forming a LOGO8 oxide film around the gate electrode, the periphery of the gate electrode and the highly doped source and drain do not directly overlap, so the electric field strength decreases and flows between the highly doped drain and the substrate. Tunnel current can be reduced.
第１図△乃至第１図Ｅは、本発明の半導体装置の製造方
法を説明する断面図、第２図Ａ乃至第２図Ｅは、従来の
半導体装置の製造方法を説明する断面図である。1A to 1E are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention, and FIGS. 2A to 2E are sectional views illustrating a conventional method for manufacturing a semiconductor device. .
Claims (4)
シリコンよりなる第１のゲートと、この第１のゲートの
周囲にサイドウォール形状で且つこの第１のゲートとコ
ンタクトしたポリシリコンよりなる第２のゲートで構成
されるゲートと、前記第１のゲートの中央下のゲート酸
化膜よりも厚く形成され、前記第１のゲートの周辺部と
この周辺部より外側に形成されたＬＯＣＯＳ酸化膜と、 前記第１のゲート及び第２のゲートをマスクとしてそれ
ぞれ形成された低濃度のソース、ドレインおよび高濃度
のソース、ドレインとを少なくとも有することを特徴と
した半導体装置。(1) A first gate made of polysilicon formed on a gate oxide film on a semiconductor substrate, and made of polysilicon in a sidewall shape around this first gate and in contact with this first gate. a gate composed of a second gate; and a LOCOS oxide film formed thicker than a gate oxide film under the center of the first gate, and formed at a peripheral part of the first gate and outside the peripheral part. A semiconductor device comprising at least a lightly doped source and a drain and a highly doped source and drain formed using the first gate and the second gate as masks.
されることを特徴とした請求項第１項記載の半導体装置
。(2) The semiconductor device according to claim 1, wherein a bird's beak is formed in a peripheral portion of the first gate.
のゲートを形成する工程と、 前記第１のゲートをマスクとして、第１のソース、ドレ
インを形成した後、前記第１のゲート中央下のゲート酸
化膜より厚いＬＯＣＯＳ酸化膜を前記第１のゲート周辺
下まで形成する工程と、前記第１のゲートにコンタクト
した第２のポリシリコンよりなるサイドウォール・スペ
ーサ形状の第２のゲートを形成する工程と、 前記第１及び第２のゲートをマスクとして、前記第１の
ソース、ドレインより高濃度のソース、ドレインを形成
する工程とを有することを特徴とした半導体装置の製造
方法。(3) A first layer made of first polysilicon on a semiconductor substrate.
After forming a first source and drain using the first gate as a mask, a LOCOS oxide film thicker than a gate oxide film under the center of the first gate is formed on the first gate. forming a sidewall spacer-shaped second gate made of a second polysilicon in contact with the first gate; and using the first and second gates as masks. . A method of manufacturing a semiconductor device, comprising: forming a source and a drain with a higher concentration than the first source and drain.
て第１のポリシリコンよりなる第１のゲート電極を形成
する工程と、 前記第１のゲート電極上に第１の耐酸化膜を設ける工程
と、 前記第１の耐酸化膜をマスクとして低不純物濃度のソー
ス、ドレイン領域を形成する工程と、前記第１のゲート
電極の側壁に第２の耐酸化膜によるサイドウォールを形
成する工程と、 前記第１及び第２の耐酸化膜をマスクとしてＬＯＣＯ酸
化し、前記第１のゲート電極の周囲にバーズビークを形
成する工程と、 前記第１及び第２の耐酸化膜を除去し、前記半導体体基
板表面に第２のポリシリコンを形成する工程と、 前記第２のポリシリコンをエッチングして、前記第１の
ゲートの側壁にコンタクトした第２のポリシリコンより
なるサイドウォール型の第２のゲート電極を形成する工
程と、 前記第１及び第２のゲート表面を酸化する工程と、 前記第１及び第２のゲートをマスクとして高不純物濃度
のソース、ドレイン領域を形成する工程とを具備するこ
とを特徴とした半導体装置の製造方法。(4) forming a first gate electrode made of first polysilicon on the surface of a semiconductor substrate of one conductivity type via a gate insulating film; and forming a first oxidation-resistant film on the first gate electrode. forming source and drain regions with low impurity concentration using the first oxidation-resistant film as a mask; and forming sidewalls of a second oxidation-resistant film on sidewalls of the first gate electrode. LOCO oxidation using the first and second oxidation-resistant films as masks to form a bird's beak around the first gate electrode; removing the first and second oxidation-resistant films; forming a second polysilicon on the surface of the semiconductor substrate; and etching the second polysilicon to form a sidewall type second polysilicon made of the second polysilicon in contact with the sidewall of the first gate. oxidizing surfaces of the first and second gates; and forming highly impurity-concentrated source and drain regions using the first and second gates as masks. A method for manufacturing a semiconductor device characterized by:
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23168590A JPH04112544A (en) | 1990-08-31 | 1990-08-31 | Semiconductor device and manufacture |
Applications Claiming Priority (1)
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| JP23168590A JPH04112544A (en) | 1990-08-31 | 1990-08-31 | Semiconductor device and manufacture |
Publications (1)
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|---|---|
| JPH04112544A true JPH04112544A (en) | 1992-04-14 |
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| JP23168590A Pending JPH04112544A (en) | 1990-08-31 | 1990-08-31 | Semiconductor device and manufacture |
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| Country | Link |
|---|---|
| JP (1) | JPH04112544A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7723233B2 (en) | 2002-06-26 | 2010-05-25 | Semequip, Inc. | Semiconductor device and method of fabricating a semiconductor device |
-
1990
- 1990-08-31 JP JP23168590A patent/JPH04112544A/en active Pending
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