JPS6395664A - Semiconductor device and manufacture thereof - Google Patents
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特にバイポーラトランジスタ等の半導体装置
およびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention particularly relates to a semiconductor device such as a bipolar transistor and a method for manufacturing the same.
一般に、バイポーラトランジスタにおけるベース、エミ
ッタ周辺の構造は、真性ベースと、その・内部に形成さ
れたエミッタと、グラフトベース（真性ベースよりも高
濃度、すなわち高導電率のベース）とから成る。この構
造の例として、アイ・イー・ディー・エム、インターナ
ショナル・エレクトロン・デバイシズ・ミーティング、
テクニカ／ｌ／−ダイジェスト（Ｉ Ｅ Ｄ Ｍ 、
ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ Ｍｅｅｔｉｎｇ、Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ） 。Generally, the structure around the base and emitter of a bipolar transistor consists of an intrinsic base, an emitter formed inside the intrinsic base, and a graft base (a base with a higher concentration, that is, higher conductivity than the intrinsic base). Examples of this structure include IDM, International Electron Devices Meeting,
Technica/l/-Digest (I EDM,
International Electron Dev
ices Meeting, Technical Di
gest).
１９７９年、第３２８頁〜第３３１頁に掲載されたもの
が知られている。この構造例においては、グラフトベー
スとエミッタとの間の真性ベースの拡散層の部分の寸法
は、グラフトベースおよびエミッタの形成のためのイオ
ン注入用マスクの位置によって決定されることになる。The one published in 1979, pages 328 to 331 is known. In this example structure, the dimensions of the portion of the intrinsic base diffusion layer between the graft base and emitter will be determined by the position of the ion implantation mask for the formation of the graft base and emitter.
その結果上記従来の構造によれば、イオン注入時におけ
るマスク合せのため余裕幅を考慮すると、グラフトベー
スをエミッタに対して距離を置いて位置させる必要があ
り、この距離の具体的数値としては通常用いられるホト
リソグラフィ技術で１〜２μｍ程度となる。As a result, according to the conventional structure described above, the graft base needs to be positioned at a distance from the emitter when considering the margin for mask alignment during ion implantation, and the specific value of this distance is usually The thickness is about 1 to 2 μm depending on the photolithography technique used.
半導体装置一般の問題として寄生抵抗をいかに減少させ
るかという点が挙げられる。この点につき上記従来のバ
イポーラトランジスタの構造につき合わせて考えてみる
と、グラフトベース上のベース電極からエミッタまでの
ベース抵抗のうち、グラフトベースの拡散層部分の抵抗
と、グラフトベースとエミッタとの間にある真性ベース
の拡散層部分の抵抗とはベース抵抗の増加につながる余
分な抵抗である。これらの寄生抵抗のうちグラフトベー
ス拡散層部分は高濃度であるため抵抗増加への寄与は少
ないが、真性ベース部分は寄与の度合いが大である。し
たがって、前述の従来縫進のようにこの真性ベース部分
の寸法が大きいと、それだけ寄生的な抵抗（外部ベース
抵抗）が大きくなって、バイポーラトランジスタの動作
速度を低下させることになる。A general problem with semiconductor devices is how to reduce parasitic resistance. Considering this point in conjunction with the structure of the conventional bipolar transistor mentioned above, of the base resistance from the base electrode to the emitter on the graft base, the resistance of the diffusion layer portion of the graft base and the resistance between the graft base and the emitter. The resistance of the diffusion layer portion of the intrinsic base is the extra resistance that leads to an increase in the base resistance. Of these parasitic resistances, the graft base diffusion layer portion has a high concentration and thus contributes little to the increase in resistance, but the intrinsic base portion makes a large contribution. Therefore, if the size of this intrinsic base portion is large as in the conventional threading described above, the parasitic resistance (external base resistance) increases accordingly, which reduces the operating speed of the bipolar transistor.
そこで１本発明はバイポーラトランジスタにおいて、外
部ベース抵抗を低減しろ°る装置構造および、その半導
体装置の製造方法を提供することを目的とする。Accordingly, one object of the present invention is to provide a device structure that reduces external base resistance in a bipolar transistor, and a method for manufacturing the semiconductor device.
上記目的、すなわち外部ベース抵抗の低減は。 The above objective is to reduce external base resistance.
従来１〜２μｍあったグラフトベース拡散層とエミッタ
拡散層の間の距離を縮めることにより達成される。その
ための手段は、幅の狭い絶縁層を利用して、グラフトベ
ースとエミッタを自己整合的に形成することである。This is achieved by reducing the distance between the graft base diffusion layer and the emitter diffusion layer, which was conventionally 1 to 2 μm. A means for this purpose is to use a narrow insulating layer to form the graft base and emitter in a self-aligned manner.
したがって、本願筒１の発明に係る半導体装置は、半導
体基体の一表面に形成された第１導電型のベースＭ！Ｊ
１１と、このベース層の内部に形成され当該ベース層と
は逆の第２導電型のエミッタ層１２と、前記ベース層に
隣接して形成され当該ベース層と同一の導電型で当該ベ
ース層よりも導電率の大きいグラフトベース層１３と、
を有する半導体装置において、前記エミッタ層の直上に
エミッタ電極４１が形成され、このエミッタ電極の側面
に接して絶縁物側壁２１が形成され、かつ、前記エミッ
タ層の外周端部および前記ベース層の内周端部が前記絶
縁物側壁に対して自己整合的に形成されていることを特
徴とするものである。この特徴を具体的に示すと、第１
図に示す通りである。Therefore, the semiconductor device according to the invention of the present invention has a base M of the first conductivity type formed on one surface of the semiconductor substrate. J
11, an emitter layer 12 formed inside the base layer and having a second conductivity type opposite to that of the base layer, and an emitter layer 12 formed adjacent to the base layer and having the same conductivity type as the base layer, and an emitter layer 12 formed adjacent to the base layer and having the same conductivity type as the base layer. a graft base layer 13 with high conductivity;
In the semiconductor device, an emitter electrode 41 is formed directly above the emitter layer, an insulator side wall 21 is formed in contact with a side surface of the emitter electrode, and an outer peripheral edge of the emitter layer and an inner side of the base layer are formed. A peripheral end portion is formed in a self-aligned manner with respect to the insulator side wall. To specifically illustrate this feature, the first
As shown in the figure.
第１図は、上述のグラフトベースとエミッタ間の寸法を
縮めた構造のバイポーラトランジスタの例である。この
第１図に示すように、真性ベース１１の内側に形成され
たエミッタ１２の外周部および高濃度かつ抵抗のグラフ
トベース１３の内側部は、エミッタ電極４１の側面に位
置する絶縁物の側壁（サイドウオールまたはサイドスペ
ーサ）２１によって自己整合的に形成されている８ここ
に、パ自己整合的に形成する”とは、マスクを使用する
ことなく、前工程で形成された部分をマス、りとして代
用し、結果的に所望の拡散層を形成することを意味する
８
一方、本願の第２の発明に係る半導体装置の製造方法は
、第１の導電型のシリコン拡散層上に形成された酸化膜
上に多結晶シリコンを堆積し、当該多結晶シリコン上に
窒化シリコンを堆積する工程と、前記多結晶シリコンお
よび窒化シリコンを加工して所定寸法の窒化シリコン多
結晶シリコンとの二層構造を形成する工程と、前記窒化
シリコン・多結晶シリコンの二層構造の側面に絶縁物の
側壁を設ける工程と、前記窒化シリコン・多結晶シリコ
ンの二層構造および前記絶縁物の側壁をマスクとして周
囲のシリコン層に当該シリコン層を前記第１の導電型と
同一の導電型に対する不純物を導入する工程と、前記周
囲のシリコン層上に酸化膜を形成する工程と、前記窒化
シリコン・多結晶シリコンの二層構造を除去する工程と
、前記窒化シリコン・多結晶シリコンの二層構造の下部
に位置する酸化膜を除去し、前記絶縁物の側壁のみを残
す工程と、前記絶縁物の側壁で囲まれた部分のシリコン
中に前記第１の導電型とは逆の導電型を有する拡散層を
形成する工程と、からなることを特徴とするものである
。FIG. 1 is an example of a bipolar transistor having a structure in which the dimension between the graft base and the emitter described above is reduced. As shown in FIG. 1, the outer peripheral part of the emitter 12 formed inside the intrinsic base 11 and the inner part of the highly doped and resistive graft base 13 are connected to side walls of an insulator located on the sides of the emitter electrode 41 ( The term "formed in a self-aligned manner" means to form the part formed in the previous process as a mask without using a mask. 8 On the other hand, in the method for manufacturing a semiconductor device according to the second invention of the present application, an oxide layer formed on a silicon diffusion layer of a first conductivity type is Depositing polycrystalline silicon on a film, depositing silicon nitride on the polycrystalline silicon, and processing the polycrystalline silicon and silicon nitride to form a two-layer structure of silicon nitride and polycrystalline silicon of predetermined dimensions. a step of providing a side wall of an insulating material on the side surface of the silicon nitride/polycrystalline silicon two-layer structure, and a step of providing a side wall of an insulating material on the side surface of the silicon nitride/polycrystalline silicon two-layer structure and the surrounding silicon using the silicon nitride/polycrystalline silicon two-layer structure and the side wall of the insulating material as a mask. a step of introducing an impurity into the silicon layer having the same conductivity type as the first conductivity type; a step of forming an oxide film on the surrounding silicon layer; and a step of forming the silicon nitride/polycrystalline silicon double layer. a step of removing the structure; a step of removing the oxide film located at the bottom of the silicon nitride/polycrystalline silicon double-layer structure, leaving only the sidewalls of the insulator; and a portion surrounded by the sidewalls of the insulator. forming a diffusion layer having a conductivity type opposite to the first conductivity type in silicon.
上記半導体装置に係る第１の発明によれば、エミッタ１
２の外周部はサイドウオール２１の内側面近傍に位置し
ており、またグラフトベース１３の内側部はサイドウオ
ール２１の外側面下端近傍に位置している。したがって
、グラフトベース１３の拡散層とエミッタ１２の拡散層
の間の寸法は、サイドウオール２１の幅によって決めら
れる。According to the first invention related to the semiconductor device, the emitter 1
The outer peripheral portion of the graft base 13 is located near the inner surface of the sidewall 21, and the inner portion of the graft base 13 is located near the lower end of the outer surface of the sidewall 21. Therefore, the dimension between the diffusion layer of the graft base 13 and the diffusion layer of the emitter 12 is determined by the width of the sidewall 21.
サイドウオール２１の形成方法には種々ある（後述する
）が、このサイドウオール２１の幅は形成方法次第で狭
くすることができる。There are various ways to form the sidewall 21 (described later), and the width of the sidewall 21 can be made narrower depending on the forming method.
プロセスは後述するが、簡単にいうと、エミッタ１２を
形成する領域上に多結晶シリコン（以下。The process will be described later, but briefly, polycrystalline silicon (hereinafter referred to as polycrystalline silicon) is placed on the region where the emitter 12 is to be formed.
ポリＳｉと表記）などを残してその側面にサイドウオー
ル２１を形成し、これらをマスクにグラフトベース１３
を形成する。そのグラフトベース１３上に酸化膜の絶縁
層２２を形成し、ベース１１領域上のポリＳｉを除去し
た後にエミッタ１２を形成する。この方法により、グラ
フトベース１３とエミッタ１２間隔はサイドウオール２
１の幅以下にすることができる。本発明ではサイドウオ
ール長を０．２〜０．３μｍにすることによりグラフト
ベース１３とエミッタ１２の間の真性ベース１１による
抵抗成分を従来の１〜２μｍの間隔のものよりも下げる
ことができる。前述したように、外部ベース抵抗はグラ
フトベース１３上の電極５１から真性ベース１１の外周
端に至るまでのグラフトベース１３の抵抗成分と、グラ
フトベース１３とエミッタ１２の間の真性ベース１１の
抵抗成分の合計であり、後者の成分が下げられることに
より、外部ベース抵抗を下げることができる。A side wall 21 is formed on the side surface of the poly-Si (denoted as poly-Si), and the graft base 13 is formed using these as a mask.
form. An insulating layer 22 of an oxide film is formed on the graft base 13, and after removing poly-Si on the base 11 region, an emitter 12 is formed. With this method, the gap between the graft base 13 and the emitter 12 can be adjusted to the sidewall 2.
The width can be less than or equal to 1. In the present invention, by setting the sidewall length to 0.2 to 0.3 .mu.m, the resistance component due to the intrinsic base 11 between the graft base 13 and the emitter 12 can be lowered compared to the conventional case where the interval is 1 to 2 .mu.m. As described above, the external base resistance includes the resistance component of the graft base 13 from the electrode 51 on the graft base 13 to the outer peripheral edge of the intrinsic base 11, and the resistance component of the intrinsic base 11 between the graft base 13 and the emitter 12. By lowering the latter component, the external base resistance can be lowered.
次に、本発明の実施例を図面に基づいて説明する。 Next, embodiments of the present invention will be described based on the drawings.
ヌ】１」工
第２図に、第１図に示したバイポーラトランジスタの製
造プロセスの例を示す、各製造プロセスを第２Ｗｉの各
図番（ａ）〜（ｇ）に合わせて以下説明する。FIG. 2 shows an example of the manufacturing process of the bipolar transistor shown in FIG. 1. Each manufacturing process will be described below with reference to the drawing numbers (a) to (g) of the second Wi.
（ａ）Ｐ型シリコン基板１４上に不純物を拡散し、シリ
コン（Ｓｉ）のエピタキシャル成長によりＮ十埋込Ｎ！
１５とＮ型エピタキシャル層１６を形成する。その後１
選択酸化、イオン注入によりコレクタ３１上げ層１７と
真性ベース層となるべき拡散層１１１を形成し１表面酸
化膜２３を有する（ａ）図の様な断面構造を形成する。(a) Impurities are diffused onto the P-type silicon substrate 14 and silicon (Si) is epitaxially grown to bury N0!
15 and an N-type epitaxial layer 16 are formed. then 1
By selective oxidation and ion implantation, the upper layer 17 of the collector 31 and the diffusion layer 111 to become the intrinsic base layer are formed to form a cross-sectional structure as shown in FIG.
なお（ａ）図では素子分離は省略した。Note that element isolation is omitted in Figure (a).
（ｂ）次に５表面にポリ５ｉ４２を成長させ、さらにシ
リコン窒化膜（ＳｉａＮａ）３１を形成した後、（ｂ）
図の様に加工する。加工寸法は本実施例では１μｍとし
た。(b) Next, after growing poly 5i42 on the surface of 5 and further forming a silicon nitride film (SiaNa) 31, (b)
Process as shown. The processing dimension was 1 μm in this example.
（０）適当な熱処理の後、ＣＶＤによるシリコン酸化膜
（Ｓｉｏｔ） を堆積し、５ｉＯｚをドライエツチン
グによりエッチバックし、５ｉＮｉ３１とポリ５ｉ４２
の側面に５ｉＯｚサイドウオール２１を形成する。先に
形成した５ｉＮａ３１／ポリ５ｉ４２の二層構造の厚さ
と堆積したＳｉｎｓの膜厚とによってサイドウオール２
１の幅を選ぶことができるが１本実施例では０．３μｍ
とした。(0) After appropriate heat treatment, deposit a silicon oxide film (Siot) by CVD, etch back 5iOz by dry etching, and remove 5iNi31 and poly 5i42.
A 5iOz sidewall 21 is formed on the side surface of the substrate. The thickness of the sidewall 2 is determined by the thickness of the previously formed two-layer structure of 5iNa31/poly 5i42 and the thickness of the deposited Sins.
The width of 1 can be selected, but in this example, the width is 0.3 μm.
And so.
（ｄ）次いで、表面を酸化して薄い酸化膜を形成した後
、グラフトベースを形成するためコレクタ引上層１７上
をマスクしてＢイオンを注入する。(d) Next, after oxidizing the surface to form a thin oxide film, B ions are implanted with a mask over the collector pull-up layer 17 to form a graft base.
この際サイドウオール付５ｉａＮａ３１／ポリ５ｉ４２
はイオン注入のマスクとなりこの下には注入されない、
その後、グラフトベース１３上絶縁膜を形成するため表
面を酸化する。このとｆ！Ｂドーズ量がＩ Ｘ １０
”ａｍ−”と多いため、酸化は増速される。本実施例で
は、８５０℃のウエート酸化で膜厚１５０ｎｍの酸化Ｗ
Ａ２２を形成した。このときポリ５ｉ４２は５ｉａＮｉ
３１によって被覆されているため酸化されない。In this case, with side wall 5iaNa31/poly 5i42
serves as a mask for ion implantation, and no implants will be made below it.
Thereafter, the surface is oxidized to form an insulating film on the graft base 13. This and f! B dose is I x 10
Since there are many "am-" oxidation speeds up. In this example, a film of 150 nm thick oxide W was formed by weight oxidation at 850°C.
A22 was formed. At this time, poly 5i42 is 5iaNi
31, so it is not oxidized.
（ｅ）その後１反応性エツチングにより５１８Ｎ番３１
／ポリ５ｉ４２の二層膜を除去する。グラフトベース１
３上およびコレクタ引上層１７上は酸化膜２２で被すれ
エツチングされない。(e) 518N No. 31 was then etched by 1 reactive etching.
/Remove the two-layer film of poly 5i42. Graft base 1
3 and the collector pull-up layer 17 are covered with an oxide film 22 and are not etched.
（ｆ）（ａ）で形成した薄い表面酸化膜２３をＨＦ系の
エツチング液で除去し、ポリＳｉを堆積し、（ｆ）図の
形状に加工してポリＳｉエミッタ電極４１を形成する。(f) The thin surface oxide film 23 formed in (a) is removed using an HF-based etching solution, poly-Si is deposited, and poly-Si is processed into the shape shown in (f) to form a poly-Si emitter electrode 41.
ポリＳｉ表面を酸化した後、エミッタ１２を形成するた
め、Ａｓイオンを注入する。シリコンへのイオン注入は
ポリＳｉエミッタ電極４１を通して行なわれ、他の領域
は厚い酸化Ｍ２２で被覆されているので注入は阻止され
る。After oxidizing the poly-Si surface, As ions are implanted to form the emitter 12. Ion implantation into the silicon is done through the poly-Si emitter electrode 41, and other areas are covered with a thick oxide M22 to prevent implantation.
（ｇ）最後に、絶縁膜２４を形成し、電極取出用のコン
タクトホール６１を形成した後、Ａｌを堆積して図（ｇ
）のように加工してＡＱ電極５１を形成する。(g) Finally, after forming the insulating film 24 and forming the contact hole 61 for taking out the electrode, Al is deposited.
) to form the AQ electrode 51.
以上の工程で作制されたバイポーラトランジスタは、先
に述べたように、Ｐ＋のグラフトベース１３とＮ＋のエ
ミッタの間隔が縮まり、サイドウオール２１の幅の０．
３μｍよりも短い約０．１５μｍとなっており、外部ベ
ース抵抗に寄与する真性ベース１１の抵抗成分が小さく
なった。また。In the bipolar transistor manufactured through the above steps, as described above, the distance between the P+ graft base 13 and the N+ emitter is reduced, and the width of the sidewall 21 is 0.00%.
It is approximately 0.15 μm, which is shorter than 3 μm, and the resistance component of the intrinsic base 11 that contributes to the external base resistance has become small. Also.
エミッタ１２の面積は１元々の５ｉａＮａ３１／ポリ４
２の加工寸法によって精度よく決められている０、さら
に、グラフトベース１３および真性ベース１１とポリＳ
ｉエミッタ１！極４１との絶縁はサイドウオール２１と
酸化膜２２によってなされている。The area of emitter 12 is 1 original 5iaNa31/poly4
0, which is precisely determined by the processing dimensions of 2, and the graft base 13, the intrinsic base 11, and the polyS
i emitter 1! Insulation from the pole 41 is provided by the sidewall 21 and the oxide film 22.
このように本実施例によれば、自己整合プロセスを利用
して外部ベース抵抗を低減でき、また各部分の寸法を精
度よく再現できるという効果があり、このプロセスを実
施する上で、従来とくらべてホトリソグラフィ工程での
マスクの増加はない。As described above, according to this embodiment, the external base resistance can be reduced by using the self-alignment process, and the dimensions of each part can be reproduced with high precision. Therefore, there is no need to increase the number of masks in the photolithography process.
大直気且
次に、本発明に係る第２の実施例を第３図により説明す
る。Next, a second embodiment of the present invention will be described with reference to FIG.
実施例１はサイドウオール２１による自己整合プロセス
を利用したが、本実施例は後述するようにポリＳｉの酸
化膜をサイドスペーサとする方法である。以下１図番に
したがってプロセスを説明する。In the first embodiment, a self-alignment process using the sidewalls 21 was used, but in this embodiment, a poly-Si oxide film is used as a side spacer, as will be described later. The process will be explained below according to figure number 1.
（ａ）実施例１と同様、Ｎ十埋込層１５．Ｎ型エピタキ
シャル層１６．コレクタ３１上層１７、ベース拡散層１
１１を形成する。(a) As in Example 1, N0 buried layer 15. N-type epitaxial layer 16. Collector 31 upper layer 17, base diffusion layer 1
11 is formed.
（ｂ）実施例１と同様、５ｉａＮａ３１／ポリ５ｉ４２
の二層構造を形成する。(b) Same as Example 1, 5iaNa31/Poly5i42
forms a two-layer structure.
（Ｑ）次に、ウェット中で表面を酸化する。ポリ５ｉ４
２はＡｓまたはＰをドープしておき増速酸化することに
より短時間で厚い酸化膜のサイドスペーサ２５を形成で
きる。一方、Ｓｉ表面も酸化されて酸化膜２２が形成さ
れる。この酸化膜２２は実施例１と同様、ベースとエミ
ッタ電極との絶縁分雛膜として働く。(Q) Next, the surface is oxidized in wet conditions. poly5i4
By doping As or P and performing accelerated oxidation, the side spacers 25 having a thick oxide film can be formed in a short time. On the other hand, the Si surface is also oxidized to form an oxide film 22. Similar to the first embodiment, this oxide film 22 functions as an insulating film between the base and emitter electrodes.
（ｄ）その後、グラフトベースを形成するために。(d) Then to form the graft base.
コレクタ引上層１７上をマスクして、Ｂイオンを注入す
る。このときサイドスペーサ２５の付いたＳ ｉ ａＮ
ａ ３１ ／ポリ５ｉ４１の部分にはＢは注入されない
、Ｂ注入機、アニールして外部ベース１３を成する。B ions are implanted while masking the collector pull-up layer 17. At this time, the Si aN with the side spacer 25
No B is implanted into the a 31 /poly 5i41 portion, which is annealed using a B implanter to form the external base 13.
（ａ）ＳｉｓＮ番３１およびポリ５ｉ４１をドライエッ
チによりエツチング除去する。(a) SisN number 31 and poly 5i41 are removed by dry etching.
（ｆ）薄い酸化膜２３除去後、ポリＳｉを堆積し、ポリ
Ｓｉエミッタ電極４１に加工した後、ポリＳｉ表面酸化
Ａｓイオン注入し、エミッタ１２を形成する。(f) After removing the thin oxide film 23, poly-Si is deposited and processed into a poly-Si emitter electrode 41, and then As ions are implanted to oxidize the surface of the poly-Si to form the emitter 12.
（ｇ）実施例１と同様１層間絶縁２４、ＡＱｆｆｉ極５
１を形成する。(g) Same as Example 1, 1-layer insulation 24, AQffi electrode 5
form 1.
このようにして作製されたバイポーラトランジスタは、
ポリＳｉの酸化によるサイドスペーサ２５を用いた自己
整合プロセスを利用したもので。The bipolar transistor produced in this way is
This utilizes a self-alignment process using side spacers 25 by oxidizing poly-Si.
ポリＳｉの酸化膜厚により、Ｐ◆グラフトベースとＮ十
エミッタの間隔を変えられる。本実施例では、この間隔
を約０．１５μｍとし、外部ベース抵抗を低減できた。The distance between the P♦ graft base and the N0 emitter can be changed by changing the thickness of the poly-Si oxide film. In this example, this interval was set to about 0.15 μm, and the external base resistance could be reduced.
失胤且１
次に、本発明に係る第３の実施例を第４図により図番に
従って説明する。Next, a third embodiment of the present invention will be described in accordance with the drawing numbers with reference to FIG. 4.
（ａ）この工程では実施例１および２と同様のホ５造を
形成する。(a) In this step, the same structure as in Examples 1 and 2 is formed.
（ｂ）ＳｉｇＮａ３１／ポリ５ｉ４２の二層構造を形成
する。(b) A two-layer structure of SigNa31/poly5i42 is formed.
（ｃ）Ｓ １ｓＮ４３２を堆積し、さら−に５ｉＯｚを
堆積した後異方性エツチングし、５ｉｎｓのサイドウオ
ール２１を残す。(c) After depositing S 1sN432 and further depositing 5iOz, anisotropic etching is performed to leave a sidewall 21 of 5ins.
（ｄ）ＳｉａＮａ３２をエツチングする。ポリ５ｉ４２
上＋７）ＳｉａＮａＬｔＳｉａＮｊ３２と５ｉａＮａ３
１の複合であるため、５１ｇ１’Ｌａ３１の膜厚分程度
は残留する。またＳｉｎｇのサイドウオール２１下およ
び側面の５ｉａＮｉは残り、Ｓ ｉ、 ０２と５ｉａＮ
ｉ複合のサイドウオールができる。(d) Etching SiaNa32. poly5i42
Upper+7) SiaNaLtSiaNj32 and 5iaNa3
1, a film thickness of 51g1'La31 remains. Also, the 5iaNi on the bottom and sides of the sidewall 21 of Sing remains, and the S i, 02 and 5iaNi
Creates an i-composite sidewall.
（θ）コレクタ引上層１７上をマスクしてＢイオン注入
した後、酸化してグラフトベース１３とグラフトベース
１３上に酸化膜２２（後にエミッタ電極との絶縁分離膜
として働く）を形成する。(θ) After implanting B ions while masking the top of the collector pull-up layer 17, oxidation is performed to form the graft base 13 and an oxide film 22 (later serving as an insulating separation film from the emitter electrode) on the graft base 13.
（ｆ）ＳｉｓＮ番３１／ポリ５ｉ４２を除去する。(f) Remove SisN number 31/poly 5i42.
（ｇ）酸化膜２３除去後、ポリＳｉ堆積し、ポリＳｉエ
ミッタ電極４１に加工後１表面を酸化し。(g) After removing the oxide film 23, poly-Si is deposited, and after processing into a poly-Si emitter electrode 41, one surface is oxidized.
Ａｓイオンを注入する。Inject As ions.
（ｈ）電極廻りを形成する（実施例１および２と同様）
。(h) Forming around the electrode (same as Examples 1 and 2)
.
本実施例の構造は実施例１と比べると、サイドウオール
が５ｉｎｓと５ｉａＮｉの二層になっている点が異なる
。実施例１および２では、グラフトベース１３上にＭＩ
ａ層を設けるためにＳｉ表面を酸化したが、このときサ
イドウオール２１やサイドスペーサ２５の下部の拡散層
もわずかながら酸化する。酸化時間が長いと真性ベース
１１のＢが酸化膜中に取り込まれ、この部分のシート抵
抗が増大するおそれがある。そのためグラフトベース１
３上の酸化膜厚をあまり厚くすることはできない。とこ
ろが、本実施例ではサイドウオール２１の下部に５ｉｓ
Ｎ４３２が残っているため、酸化がグラフトベース１３
側からの横方向成長に限られるため酸化時間を長くでき
、酸化８２２を厚くすることができる。なお、酸化膜２
２を厚くすることの利点は、高エネルギでのエミッタの
イオン注文をも行えることである。さらにまた、（ｅ）
図において、ポリ５ｉ４２の側面も５ｉａＮ４でカバー
されているため、ポリＳｉの酸化がなく、それだけエミ
ッタ加工寸法高精度になるという効果がある。The structure of this example differs from Example 1 in that the sidewall is made of two layers of 5ins and 5iaNi. In Examples 1 and 2, MI was placed on the graft base 13.
Although the Si surface was oxidized to provide the a-layer, the diffusion layer under the sidewall 21 and side spacer 25 was also slightly oxidized at this time. If the oxidation time is long, B of the intrinsic base 11 may be incorporated into the oxide film, and the sheet resistance of this portion may increase. Therefore, graft base 1
The thickness of the oxide film on No. 3 cannot be made too thick. However, in this embodiment, 5is is installed at the bottom of the sidewall 21.
Because N432 remains, oxidation occurs on the graft base 13
Since lateral growth is limited from the side, the oxidation time can be increased, and the oxide 822 can be made thicker. Note that the oxide film 2
The advantage of thickening 2 is that it also allows ion ordering of the emitter at high energies. Furthermore, (e)
In the figure, since the side surfaces of the poly 5i42 are also covered with 5iaN4, there is no oxidation of the poly Si, which has the effect of increasing the accuracy of the emitter processing dimension.
去ＪＬＩ幻
次に１本発明の第４の実施例を第５図により図番に対応
して説明する。A fourth embodiment of the present invention will be described with reference to FIG. 5 in accordance with the drawing numbers.
（ａ）〜（Ｑ）これらの工程は実施例１の（、）〜（ｄ
）と同一の工程である。(a) to (Q) These steps are (,) to (d) in Example 1.
) is the same process.
（ｄ）表面を酸化し、コレクタ引上層１７上をマスクし
Ｂイオンを注入した後、アニールしてグラフトベース１
３を形成する。(d) After oxidizing the surface, masking the top of the collector pull-up layer 17 and implanting B ions, the graft base 1 is annealed.
form 3.
（ｅ）酸化膜２６除去後、ポリＳｉを堆積して加工し、
ポリＳｉベース電極４３を形成する。(e) After removing the oxide film 26, depositing and processing poly-Si,
A poly-Si base electrode 43 is formed.
（ｆ）表面を酸化して薄い酸化膜を形成した後、ポリＳ
ｉベース電極４３へのＢドープと、（ｅ）の工程で表面
がやや削れたグラフトベースへの追加のＢドープのため
に、Ｂイオンを注入し、アニールした後、さらに酸化し
てグラフトベース１３およびポリＳｉベース電極４３上
に酸化膜２２を形成する。(f) After oxidizing the surface to form a thin oxide film, polyS
In order to dope B to the i base electrode 43 and to do additional B dope to the graft base whose surface was slightly scraped in the step (e), B ions are implanted, annealed, and then further oxidized to form the graft base 13. Then, an oxide film 22 is formed on the poly-Si base electrode 43.
（ｇ）ＳｉｓＮｈ３１／ポリ５ｉ４２を除去する。(g) Remove SisNh31/Poly5i42.
（ｈ）酸化ｉｆ！１２３除去後、ポリＳｉ堆積し、加工
してポリＳｉエミッタ電極４１を形成する。ポリＳｉ表
面を酸化し、Ａｓイオンを注入し、アニールしてエミッ
タ１２を形成する。(h) Oxidation if! After removing 123, poly-Si is deposited and processed to form a poly-Si emitter electrode 41. The poly-Si surface is oxidized, As ions are implanted, and the emitter 12 is formed by annealing.
（ｉ）層間絶縁［２４およびＡＱ電極５１形成。(i) Interlayer insulation [24 and AQ electrode 51 formation.
この構造のバイポーラトランジスタは、これまでの実施
例と同様、サイドウオール２１により自己整合的にＰ÷
グラフトベース１３およびＮ十エミッタ１２を形成し、
外部ベース抵抗を低減していることのほか、ベースコン
タクトにポリＳｉベース電極４３を使用することにより
グラフトベース領域を低減し、ひいては素子領域（拡散
層部分）の縮小をはかつている。このため、コレクター
基板間容量を低減できる。As in the previous embodiments, the bipolar transistor with this structure is self-aligned by the sidewall 21.
forming a graft base 13 and an N+ emitter 12;
In addition to reducing the external base resistance, the graft base area is reduced by using a poly-Si base electrode 43 for the base contact, which in turn reduces the element area (diffusion layer portion). Therefore, the collector-substrate capacitance can be reduced.
Ｘ１（社）旦
次に、本発明の第５の実施例を第６図により図番に対応
して説明する。Next, a fifth embodiment of the present invention will be explained with reference to FIG. 6, corresponding to the drawing numbers.
実施例１のようなサイドウオールを利用した自己整合プ
ロセスは比較的簡単な工程なため、このバイポーラトラ
ンジスタとＣＭＯ８Ｆ“ＥＴとを組み合わせて同時形成
することも容易である。第６図はその製造プロセスを示
したものである。以下図番に従って説明する。Since the self-alignment process using sidewalls as in Example 1 is a relatively simple process, it is easy to combine and form this bipolar transistor and CMO8F"ET at the same time. Figure 6 shows the manufacturing process. The figure below will be explained according to the figure number.
（ａ）不純物拡散、エピタキシャル成長２逍択酸化等を
利用して、（ａ）図の様なＮ十埋込層１５１゜Ｐ型アイ
ソレーション１５２．コレクタ引上層１７、Ｐ型拡散層
１１１．Ｎ型ウェル領域１８１゜Ｐ型ウェル領域１８２
、および表面酸化膜２３を有する基板構造を形成する。(a) Utilizing impurity diffusion, epitaxial growth, selective oxidation, etc., (a) N-type buried layer 151° and P-type isolation 152. Collector pulling layer 17, P-type diffusion layer 111. N-type well region 181° P-type well region 182
, and a substrate structure having a surface oxide film 23.
（ｂ）表面にポリＳｉと５ｉｓＮ＋を堆積し、５ｉａＮ
ａ３１／ポリ５ｉ４２の二層構造を加工する。これはＭ
ＯＳＦＥＴではゲート電極となるため、ポリＳｉにはＰ
をドープしておく。(b) Depositing poly-Si and 5isN+ on the surface, 5iaN
Process the two-layer structure of a31/poly5i42. This is M
Since it becomes the gate electrode in OSFET, poly-Si contains P.
Dope it.
（ｃ）ＰチャンネルＭＯ８側にはＢを、ＮチャンネルＭ
Ｏ８側にはＰをイオン注入し、Ｐ−拡散層１９１および
Ｎ−拡散層１９２を形成する。その後、５ｉＯｉを堆積
し、異方性のドライエツチングによりゲート電極の側面
にサイドウオール２１を形成する。(c) B on P channel MO8 side, N channel M
P ions are implanted on the O8 side to form a P- diffusion layer 191 and an N- diffusion layer 192. Thereafter, 5iOi is deposited and sidewalls 21 are formed on the sides of the gate electrode by anisotropic dry etching.
（ｄ）Ｓｉ表面を酸化し、酸化膜２６を形成する。(d) Oxidize the Si surface to form an oxide film 26.
ＭＯＳ（［にソース・ドレイン領域形成のために、Ｂイ
オンおよびＡｓイオンを注入し、それぞれＰチャンネル
ＭＯ８Ｐ＋ソース・ドレイン１９３゜ＮチャンネルＭＯ
８にＮ＋リソースドレイン１９４を形成する。このとき
バイポーラのグラフトベースとなる領域にもＰ十拡散層
を形成しておく。MOS ([B ions and As ions are implanted to form source/drain regions, respectively, P channel MO8P + source/drain 193°N channel MO
8, an N+ resource drain 194 is formed. At this time, a P+ diffusion layer is also formed in the region that will become the bipolar graft base.
（ａ）表面に５ｉＯｘ２７ と５ｉａＮａ３３を堆積
し、バイポーラのベース・エミッタ領域上のみ窓あけす
る。(a) 5iOx27 and 5iaNa33 are deposited on the surface and a window is opened only on the base-emitter region of the bipolar.
（ｆ）表面酸化し、グラフトベースを所定の濃度にする
ためＢの追加イオン注入を行った後、８５０℃でウェッ
ト酸化し、グラフトベース１３とその上に酸化膜２２を
形成する。(f) After surface oxidation and additional ion implantation of B to bring the graft base to a predetermined concentration, wet oxidation is performed at 850° C. to form the graft base 13 and the oxide film 22 thereon.
（ｇ）バイポーラの５ｉａＮ番３１／ポリ５ｉ４２のゲ
ート電極をエツチング除去する。このとき５ｉｘＮ番３
３同時に除去される。(g) The gate electrode of bipolar 5iaN number 31/poly 5i42 is removed by etching. At this time, 5ixN number 3
3 are removed at the same time.
（ｈ）ポリＳｉを堆積し、 （ｈ）図のように加工し、
ポリＳｉエミッタ電極４１を形成する。その後、ポリＳ
ｉ表面を酸化し、Ａｓイオンを注入し、アニールしてエ
ミッタ１２を形成する。なお、Ａｓイオン注入を（ｇ）
図の構造のときにも行う場合も考えられる。(h) Deposit poly-Si, (h) Process as shown in the figure,
A poly-Si emitter electrode 41 is formed. After that, PolyS
The i surface is oxidized, As ions are implanted, and annealing is performed to form the emitter 12. In addition, As ion implantation (g)
It is also conceivable that this may be done when the structure is in a diagram.
（ｉ）層間絶縁膜２４を形成し、コンタクトホールをあ
け、ＡＭ＠極５１を形成する。(i) An interlayer insulating film 24 is formed, a contact hole is opened, and an AM@ pole 51 is formed.
以上のような、比較的簡単なプロセスにより、ベース抵
抗を低減したバイポーラトランジスタと ２ＣＭＯ３Ｆ
ＥＴの複合化が回層である。Bipolar transistors with reduced base resistance and 2CMO3F are produced using the relatively simple process described above.
The compound of ET is the circuit layer.
本発明によれば、絶縁膜のサイドウオールやサイドスペ
ーサを利用して、自己整合プロセスにより、Ｐ＋のグラ
フトベースとＮ＋のエミッタを形成でき、そのためグラ
フトベースとエミッタ間を近づけることが可能となり、
外部ベース抵抗を下げることができる。According to the present invention, a P+ graft base and an N+ emitter can be formed by a self-alignment process using side walls and side spacers of an insulating film, and therefore it is possible to bring the graft base and the emitter closer together.
External base resistance can be lowered.
本発明の自己整合バイポーラトランジスタと通常のマス
ク合わせを必要とするバイポーラトランジスタの外部ベ
ース抵抗を比べると、同等寸法では、真性ベースのシー
ト抵抗がＩＫΩ／口の時、自己整合バイポーラは６０Ω
、非自己整合は３００Ωであり、真性ベースが２００Ω
／口の時には、自己整合バイポーラは５０Ω、非自己整
合は１００Ωであった。これによると真性ベースのシー
ト抵抗Ω／口が大きいほど、本発明の自己整合バイポー
ラの外部ベース抵抗低減化の効果が大きいことがわかる
。Comparing the external base resistances of the self-aligned bipolar transistor of the present invention and a bipolar transistor that requires normal mask matching, for equivalent dimensions, when the intrinsic base sheet resistance is IKΩ/mouth, the self-aligned bipolar is 60Ω.
, the non-self-aligned is 300Ω and the intrinsic base is 200Ω
/, the self-aligned bipolar was 50Ω and the non-self-aligned was 100Ω. This shows that the greater the sheet resistance Ω/gate of the intrinsic base, the greater the effect of reducing the external base resistance of the self-aligned bipolar of the present invention.
第１図は、本発明に係る半導体装置の構造例を示す断面
図、第２図は本発明の第１の実施例を工程順に示した断
面図、第３図は第２の実施例を工程順に示した断面図、
第４図は第３の実施例を工程順に示した断面図、第５図
は第４の実施例を工程順に示した断面図、第６図は第５
の実施例を工程順に示した断面図である。
１１・・・真性ベース、１２・・・エミッタ、１３・・
・グラフトベース、２１・・・サイドウオール、２２・
・・酸化膜、３１・・・５１ｇＮ４．４１・・・ポリＳ
ｉエミッタ電′極、４３・・・ポリＳｉベース電極。FIG. 1 is a cross-sectional view showing a structural example of a semiconductor device according to the present invention, FIG. 2 is a cross-sectional view showing the first embodiment of the present invention in the order of steps, and FIG. Cross-sectional views shown in order,
FIG. 4 is a sectional view showing the third embodiment in the order of steps, FIG. 5 is a sectional view showing the fourth embodiment in the order of steps, and FIG.
FIG. 2 is a cross-sectional view showing an example in the order of steps. 11...Intrinsic base, 12...Emitter, 13...
・Graft base, 21...Side wall, 22・
...Oxide film, 31...51gN4.41...PolyS
i emitter electrode, 43... poly-Si base electrode;
Claims (1)
ス層と、このベース層の内部に形成され当該ベース層と
は逆の第２導電型のエミッタ層と、前記ベース層に隣接
して形成され、当荷ベース層と同一の導電型で当該ベー
ス層よりも導電率の大きいグラフトベース層と、を有す
る半導体装置において、 前記エミッタ層の直上にエミッタ電極が形成され、この
エミッタ電極の側面に接して絶縁物側壁が形成され、か
つ、前記エミッタ層の外周端部および前記ベース層の内
周端部が前記絶縁物側壁に対して自己整合的に形成され
ていることを特徴とする半導体装置。 ２、第１の導電型のシリコン拡散層上に形成された酸化
膜上に多結晶シリコンを堆積し、当該多結晶シリコン上
に窒化シリコンを堆積する工程と、 前記多結晶シリコンおよび窒化シリコンを加工して所定
寸法の窒化シリコンと多結晶シリコンとの二層構造を形
成する工程と、 前記窒化シリコン・多結晶シリコンの二層構造の側面に
縁物の側壁を設ける工程と、 前記窒化シリコン・多結晶シリコンの二層構造および前
記絶縁物の側壁をマスクとして周囲のシリコン層に当該
シリコン層を前記第１の導電型と同一の導電型にする不
純物を導入する工程と、 前記周囲のシリコン層上に酸化膜を形成する工程と、 前記窒化シリコン・多結晶シリコンの二層構造を除去す
る工程と、 前記窒化シリコン・多結晶シリコンの二層構造の下部に
位置する酸化膜を除去と、前記絶縁物の側壁のみを残す
工程と、 前記絶縁物の側壁で囲まれた部分のシリコン中に前記第
１の導電型とは逆の導電型を有する拡散層を形成する工
程と、からなることを特徴とする半導体の製造方法。[Claims] 1. A base layer of a first conductivity type formed on one surface of a semiconductor substrate; an emitter layer of a second conductivity type formed inside this base layer and opposite to the base layer; In a semiconductor device including a graft base layer formed adjacent to the base layer, having the same conductivity type as the charged base layer and having a higher conductivity than the base layer, an emitter electrode is formed directly above the emitter layer. an insulator sidewall is formed in contact with a side surface of the emitter electrode, and an outer peripheral end of the emitter layer and an inner peripheral end of the base layer are formed in self-alignment with the insulator sidewall. A semiconductor device characterized by: 2. Depositing polycrystalline silicon on the oxide film formed on the silicon diffusion layer of the first conductivity type, and depositing silicon nitride on the polycrystalline silicon, and processing the polycrystalline silicon and silicon nitride. a step of forming a two-layer structure of silicon nitride and polycrystalline silicon with predetermined dimensions; a step of providing a side wall of a border on a side surface of the two-layer structure of silicon nitride and polycrystalline silicon; using the two-layer structure of crystalline silicon and the sidewall of the insulator as a mask to introduce an impurity into the surrounding silicon layer to make the silicon layer the same conductivity type as the first conductivity type; a step of forming an oxide film on the insulating film; a step of removing the silicon nitride/polycrystalline silicon two-layer structure; a step of removing the oxide film located below the silicon nitride/polycrystalline silicon two-layer structure; A step of leaving only the sidewall of the object, and a step of forming a diffusion layer having a conductivity type opposite to the first conductivity type in silicon in a portion surrounded by the sidewall of the insulator. A method for manufacturing a semiconductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242251A JP2581548B2 (en) | 1986-10-13 | 1986-10-13 | Method for manufacturing semiconductor device |
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6395664A true JPS6395664A (en) | 1988-04-26 |
| JP2581548B2 JP2581548B2 (en) | 1997-02-12 |
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ID=17086490
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242251A Expired - Lifetime JP2581548B2 (en) | 1986-10-13 | 1986-10-13 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581548B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01278766A (en) * | 1988-04-30 | 1989-11-09 | Toshiba Corp | Manufacture of semiconductor device |
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1986
- 1986-10-13 JP JP61242251A patent/JP2581548B2/en not_active Expired - Lifetime
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| JP2581548B2 (en) | 1997-02-12 |
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