JPH02309715A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH02309715A JPH02309715A JP13003589A JP13003589A JPH02309715A JP H02309715 A JPH02309715 A JP H02309715A JP 13003589 A JP13003589 A JP 13003589A JP 13003589 A JP13003589 A JP 13003589A JP H02309715 A JPH02309715 A JP H02309715A
- Authority
- JP
- Japan
- Prior art keywords
- current control
- circuit
- control means
- load
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 230000000903 blocking effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 241001289717 Hypolimnas Species 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延タイムスイッチの回路に関するものであり
、更に詳しくは回路のスイッチをＯＦＦした後も一定の
時間負荷に電力を供給することの出来る遅延回路に関す
るものである。
、更に詳しくは回路のスイッチをＯＦＦした後も一定の
時間負荷に電力を供給することの出来る遅延回路に関す
るものである。
従来、この種の回路としては、負荷への電力を０Ｎ−Ｏ
ＦＦさせるリレー或いはスイッチング素子を遅延コント
ロールする為の回路が別に必要とされており、該回路が
常時電源から電力の供給をうけてＯＮ状態で作動してい
るのが一般的である。
ＦＦさせるリレー或いはスイッチング素子を遅延コント
ロールする為の回路が別に必要とされており、該回路が
常時電源から電力の供給をうけてＯＮ状態で作動してい
るのが一般的である。
第３図は上記した従来に於ける遅延回路の一般的なブロ
ックダイアダラムを示したものであり。
ックダイアダラムを示したものであり。
電源１１が遅延動作コントロール回路１と電流制御回路
２に供給され、負荷３への電力をコントロールしている
。
２に供給され、負荷３への電力をコントロールしている
。
然しなから、係る回路では、スイッチ４を切って遅延動
作により電流制御回路２がＯＦＦしても常に該コントロ
ール回路１に電源が供給される為。
作により電流制御回路２がＯＦＦしても常に該コントロ
ール回路１に電源が供給される為。
電力が無駄になっていた。
又、係る従来の遅延回路では回路そのものが複雑となる
ためコストアップとなっており又該回路での電力の消費
量も大きくなると言う問題を有していた。
ためコストアップとなっており又該回路での電力の消費
量も大きくなると言う問題を有していた。
本発明の目的は、上記従来の技術的問題点を解決し、簡
単な構成からなる回路であって低コストで然も比較的長
時間の遅延動作を実行しうる遅延回路を提供しようとす
るものである。
単な構成からなる回路であって低コストで然も比較的長
時間の遅延動作を実行しうる遅延回路を提供しようとす
るものである。
本発明は上記目的を達成するため次の様な技術的構成を
採用するものである。
採用するものである。
即ち、電源１１からブリッジ整流回路１２を介して負荷
３を駆動する回路に於いて、該ブリッジ整流回路２の出
力ａ−ｂ間に電流制御手段５を設けると共に、該電流制
御手段５を開閉する為のスイッチング手段サイリスタ５
を設けると共に、該電流制御手段５を開閉する為のスイ
ッチング手段１３を該電流制御手段５の制御端子に接続
せしめ。
３を駆動する回路に於いて、該ブリッジ整流回路２の出
力ａ−ｂ間に電流制御手段５を設けると共に、該電流制
御手段５を開閉する為のスイッチング手段サイリスタ５
を設けると共に、該電流制御手段５を開閉する為のスイ
ッチング手段１３を該電流制御手段５の制御端子に接続
せしめ。
且つ該電流制御手段５と該スイッチング手段１３との間
にコンデンサ１０を設け、更に該コンデンサ１０と該ス
イッチング手段１３とを逆止用ダイオード６とスイッチ
４とを介して電源１１側に接続した遅延回路である。
にコンデンサ１０を設け、更に該コンデンサ１０と該ス
イッチング手段１３とを逆止用ダイオード６とスイッチ
４とを介して電源１１側に接続した遅延回路である。
以下１本発明の遅延回路について添付の図面を参照しな
がら具体例を詳細に説明する。
がら具体例を詳細に説明する。
第２図は本発明に掛かる遅延回路の一具体例を示したブ
ロックダイアダラムであり、その基本構成は上記の従来
例と変わりないが、従来技術と異なる点は、該プロツク
ダイアダラム中、スイッチ４を該電源１１と遅延動作コ
ントロール回路１との間に直接設け、該スイッチ４のＯ
Ｎにより該コントロール回路１が作動を開始し負荷３へ
電力を供給し１次いで該スイッチ４をＯＦＦとした場合
でも一定時間は該コントロール回路を作動させておき、
その後に該電流制回路をＯＦＦとさせるように構成せし
めたものである。
ロックダイアダラムであり、その基本構成は上記の従来
例と変わりないが、従来技術と異なる点は、該プロツク
ダイアダラム中、スイッチ４を該電源１１と遅延動作コ
ントロール回路１との間に直接設け、該スイッチ４のＯ
Ｎにより該コントロール回路１が作動を開始し負荷３へ
電力を供給し１次いで該スイッチ４をＯＦＦとした場合
でも一定時間は該コントロール回路を作動させておき、
その後に該電流制回路をＯＦＦとさせるように構成せし
めたものである。
第１図は本発明に係る遅延回路の一例を具体的に示した
ものである。
ものである。
即ち３本発明に於いては、先ず負荷３をブリッジ整流回
路２を介して駆動する事を基本構成とするものであって
、更に該ブリッジ整流回路２の出力端ａ−ｂ間に電流制
御手段５を設けたものである。
路２を介して駆動する事を基本構成とするものであって
、更に該ブリッジ整流回路２の出力端ａ−ｂ間に電流制
御手段５を設けたものである。
本発明に於ける。該電流制御手段としては、半導体素子
からなるスイッチング機能を有するものであれば如何な
るものであっても良く９例えば。
からなるスイッチング機能を有するものであれば如何な
るものであっても良く９例えば。
トランジスタやサイリスクが使用しうるものである。
本発明においてサイリスクを使用する場合には。
一般に逆阻止三端子形サイリスタを使用する事が好まし
い。
い。
又１本発明に於いてサイリスクを使用する場合には、該
サイリスクのアノード側Ａを該ブリッジ整流回路２のａ
端子側に接続し、カソード側Ｋをｂ端子側に接続する。
サイリスクのアノード側Ａを該ブリッジ整流回路２のａ
端子側に接続し、カソード側Ｋをｂ端子側に接続する。
更に本発明に於いては、該電流制御手段５の０Ｎ−ＯＦ
Ｆを実行させるために該電流制御手段の制御端子に適宜
のスイッチング手段１３を接続させるものである。本発
明においてトランジスタやサイリスタが使用される場合
には該トランジスタやサイリスクのゲートＧにスイッチ
ング手段１３を接続させるものである。該スイッチング
手段は該負荷３への電力の供給が行われている間は該電
流制御手段５を導通せしめ、又該負荷３への電力の供給
が停止される時には該電流制御手段５を非導通とするよ
うな機能を備えているものであれば如何なるものでも使
用することができる。
Ｆを実行させるために該電流制御手段の制御端子に適宜
のスイッチング手段１３を接続させるものである。本発
明においてトランジスタやサイリスタが使用される場合
には該トランジスタやサイリスクのゲートＧにスイッチ
ング手段１３を接続させるものである。該スイッチング
手段は該負荷３への電力の供給が行われている間は該電
流制御手段５を導通せしめ、又該負荷３への電力の供給
が停止される時には該電流制御手段５を非導通とするよ
うな機能を備えているものであれば如何なるものでも使
用することができる。
本発明の上記具体例に於いては該スイッチング手段１３
としてｐｎｐ形のトランジスタ８を使用するものであっ
て、該トランジスタのコレクタ部を該サイリスタ５のゲ
ートに接続させ且つ該トランジスタ８のエミッタ一部を
該サイリスクのアノード部に接続せしめたものである。
としてｐｎｐ形のトランジスタ８を使用するものであっ
て、該トランジスタのコレクタ部を該サイリスタ５のゲ
ートに接続させ且つ該トランジスタ８のエミッタ一部を
該サイリスクのアノード部に接続せしめたものである。
つまり１本発明の具体例に於いては、該サイリスタ５と
該トランジスタ８とで上記したスイッチング回路２が形
成されているものである。
該トランジスタ８とで上記したスイッチング回路２が形
成されているものである。
更に本発明の具体例に於いては、該トランジスタ８０ベ
ースを逆止用ダイオード６と負荷３の駆動を制御するス
イッチ４とを介して電源１１側に接続するものである。
ースを逆止用ダイオード６と負荷３の駆動を制御するス
イッチ４とを介して電源１１側に接続するものである。
該ダイオードは該トランジスタのベース電圧を該回路が
駆動される際には該トランジスタのベース−エミッタ間
電圧を該サイリスクのアノード電圧より高くならないよ
うにしうるちのであれば如何なるものでも採用すること
が出来る。
駆動される際には該トランジスタのベース−エミッタ間
電圧を該サイリスクのアノード電圧より高くならないよ
うにしうるちのであれば如何なるものでも採用すること
が出来る。
該逆止用ダイオード６とコンデンサー１０及びスイッチ
手段１３とによって本発明のコントロール回路１を形成
するものである。
手段１３とによって本発明のコントロール回路１を形成
するものである。
更に本発明に於いては該トランジスタ８のベース−エミ
ッタ間のコンデンサ１０を接続するものでありその極性
は第３図に示す様な関係とする事が好ましい。
ッタ間のコンデンサ１０を接続するものでありその極性
は第３図に示す様な関係とする事が好ましい。
該コンデンサ１０を設けることによって本発明の遅延回
路が完成するのである。
路が完成するのである。
本発明に於いては該コンデンサの容量を変えることによ
って遅延間を調整することが可能となる。
って遅延間を調整することが可能となる。
又１本具体例では該トランジスタ８のベース。
及び該サイリスクのゲートと該トランジスタ８のコレク
タとの間に適宜の抵抗７．９を設ける事が好ましい。
タとの間に適宜の抵抗７．９を設ける事が好ましい。
尚１本発明に於いては該ｐｎｐ形のトランジスタ８の替
わりにｎｐｎ型のトランジスタを使用する事も可能であ
り、その場合には、該逆止用ダイオード６の極性を逆に
しておくことが必要である。
わりにｎｐｎ型のトランジスタを使用する事も可能であ
り、その場合には、該逆止用ダイオード６の極性を逆に
しておくことが必要である。
次に、本発明における第１図に示した具体例の作動につ
いて説明する。
いて説明する。
即ち、第１図に於ける回路では電源１１からブリッジ整
流回路２を介して負荷３へ電力を供給するに際し、該ブ
リッジ整流回路の出力を該サイリスタ５により導通、非
導通を制御して該負荷に電力を供給するようにしたもの
である。
流回路２を介して負荷３へ電力を供給するに際し、該ブ
リッジ整流回路の出力を該サイリスタ５により導通、非
導通を制御して該負荷に電力を供給するようにしたもの
である。
そして、今、スイッチ４をＯＮすると、電流は負の電圧
のときダイオード６と抵抗７を通してトランジスタ８０
ベースにベース電流が流れトランジスタ８はＯＮとなる
ので該トランジスタのコレクタに接続された該サイリス
クのゲートに電流が流れ該サイリスタ５はＯＮＬ、従っ
て該回路に電流が流れて該負荷３を駆動する。
のときダイオード６と抵抗７を通してトランジスタ８０
ベースにベース電流が流れトランジスタ８はＯＮとなる
ので該トランジスタのコレクタに接続された該サイリス
クのゲートに電流が流れ該サイリスタ５はＯＮＬ、従っ
て該回路に電流が流れて該負荷３を駆動する。
この時、該コンデンサ１０はブリッジ整流回路とダイオ
ード６を通して充電される。
ード６を通して充電される。
又、該ダイオード６は該コンデンサ１０への逆充電防止
の機能をはたしている。
の機能をはたしている。
次に、スイッチ４をＯＦＦにすると該コンデンサが無い
場合には該トランジスタ８はＯＦＦとなり従って該サイ
リスタ５もＯＦＦとなるが、コンデンサ１０が存在して
いるため、該コンデンサに充電されていた電荷によって
該トランジスタ８はＯＮの状態を維持することが出来る
ので該サイリスクも導通状態を維持することが出来る。
場合には該トランジスタ８はＯＦＦとなり従って該サイ
リスタ５もＯＦＦとなるが、コンデンサ１０が存在して
いるため、該コンデンサに充電されていた電荷によって
該トランジスタ８はＯＮの状態を維持することが出来る
ので該サイリスクも導通状態を維持することが出来る。
従って、該コンデンサ１の放電電流は該トランジスタの
ベース電流として流れ、遅延時間分トランジスタをＯＮ
することになる。
ベース電流として流れ、遅延時間分トランジスタをＯＮ
することになる。
その為、該スイッチ４をＯＦＦした後一定の時間の間、
該負荷には電流が供給されるので該負荷はその間遅延的
に駆動されることになる。
該負荷には電流が供給されるので該負荷はその間遅延的
に駆動されることになる。
一定時間後、該コンデンサの放電が終了するとトランジ
スタ８はＯＦＦとなり、従って該サイリスタ５もＯＦＦ
となるので該負荷への電力の供給は停止される。
スタ８はＯＦＦとなり、従って該サイリスタ５もＯＦＦ
となるので該負荷への電力の供給は停止される。
係る遅延時間はコンデンサ１０の容量を変更することに
よって調整することが出来゛る。
よって調整することが出来゛る。
本発明の遅延回路にあっては１回路の構成が簡単であり
従って製造コストは低く押さえることが可能であると共
に、精度が高くかつ画一的に製造しうるので信頼性に優
れている。
従って製造コストは低く押さえることが可能であると共
に、精度が高くかつ画一的に製造しうるので信頼性に優
れている。
又１本発明の遅延回路にあっては、従来の遅延回路に比
較して比較的長時間の遅延動作を行わせることが可能と
なる。
較して比較的長時間の遅延動作を行わせることが可能と
なる。
本発明の一つの応用としては、廊下や階段に於ける照明
機器のスイッチとして利用すると、スイッチをＯＦＦさ
せても直ちには暗くならず安全性が確保出来る。
機器のスイッチとして利用すると、スイッチをＯＦＦさ
せても直ちには暗くならず安全性が確保出来る。
第１図は本発明に係る遅延回路の一具体例を示す回路図
である。 第２図は本発明に係る遅延回路のブロックダイアダラム
を示す図である。 第３図は従来の遅延回路のブロックダイアグラムを示す
図である。 ｌ コントロール回路。 ２．５ 電流制御手段。 ３ 負荷、 ４ ・ スイッチ４゜６−
ダイオード、 ７，９ ・ 抵抗。 ８ トランジスタ、１０ ・・コンデンサ。 １１ 電源。 １２ ブリッジ整流回路。 １３・−スイッチング手段。
である。 第２図は本発明に係る遅延回路のブロックダイアダラム
を示す図である。 第３図は従来の遅延回路のブロックダイアグラムを示す
図である。 ｌ コントロール回路。 ２．５ 電流制御手段。 ３ 負荷、 ４ ・ スイッチ４゜６−
ダイオード、 ７，９ ・ 抵抗。 ８ トランジスタ、１０ ・・コンデンサ。 １１ 電源。 １２ ブリッジ整流回路。 １３・−スイッチング手段。
Claims (1)
- 電源からブリッジ整流回路を介して負荷を駆動する回路
に於いて、該ブリッジ整流回路の出力部間に電流制御手
段を設けると共に、該電流制御手段を開閉する為のスイ
ッチング手段を該電流制御手段の制御端子に接続せしめ
且つ該電流制御手段と該スイッチング手段との間にコン
デンサを設け、更に該コンデンサと該スイッチング手段
とを逆止用ダイオードとスイッチとを介して電源側に接
続したことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13003589A JPH02309715A (ja) | 1989-05-25 | 1989-05-25 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13003589A JPH02309715A (ja) | 1989-05-25 | 1989-05-25 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309715A true JPH02309715A (ja) | 1990-12-25 |
Family
ID=15024529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13003589A Pending JPH02309715A (ja) | 1989-05-25 | 1989-05-25 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309715A (ja) |
-
1989
- 1989-05-25 JP JP13003589A patent/JPH02309715A/ja active Pending
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