JPH02308524A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPH02308524A
JPH02308524A JP12988589A JP12988589A JPH02308524A JP H02308524 A JPH02308524 A JP H02308524A JP 12988589 A JP12988589 A JP 12988589A JP 12988589 A JP12988589 A JP 12988589A JP H02308524 A JPH02308524 A JP H02308524A
Authority
JP
Japan
Prior art keywords
contact hole
electrode material
forming
contact
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP12988589A
Other languages
Japanese (ja)
Other versions
JP2822208B2 (en
Inventor
Toshiki Hamashima
濱嶋 俊樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP1129885A priority Critical patent/JP2822208B2/en
Publication of JPH02308524A publication Critical patent/JPH02308524A/en
Application granted granted Critical
Publication of JP2822208B2 publication Critical patent/JP2822208B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE:To solve the problem caused by the growth speed of material being uniform under the same conditions and to quicken the growth speed so as to improve productivity by forming a ground electrode capable of selective growth of electrode material at the side wall of a second contact hole in a semiconductor region, and selectively growing electrode material at the same time inside this second contact hole. CONSTITUTION:A first semiconductor region 11, inside an insulating film 2 formed on a semiconductor substrate, and a second semiconductor region 12 are formed and a first contact hole 21 is formed for this region 11, and a second contact hole 22 shallower than this hole 21 is formed for the region 12. Moreover, a ground conductive layer 4 capable of selective growth of electrode material is formed at least at the side wall of the second hole 22. Ground electrodes layers capable of selectively growing electrode materials 31 and 32 are formed at the same time inside these first and second holes 21 and 22 so as to quicken the growth speeds of contact holes whose depths are different, whereby the productivity of a semiconductor device is improved.

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。[Detailed description of the invention] The present invention will be explained in the following order.

産業上の利用分野 発明の概要 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段及び作用 実施例 実施例−1(第1図、第1′図) 実施例−2(第2図) 実施例−3(第3図) 実施例−4(第4A図) 実施例−5(第4B図) 発明の効果 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。特に本発明
は、コンタクトホールに電極材料を選択成長させる工程
を含む半導体装置の製造方法に関し、コンタクトホール
を有する各種の半導体装置の製造プロセスに利用するこ
とができるものである。
Industrial field of application Outline of the invention Conventional technology Problems to be solved by the invention Examples of means and effects for solving the problems Example-1 (Figures 1 and 1') Example-2 ( Figure 2) Example 3 (Figure 3) Example 4 (Figure 4A) Example 5 (Figure 4B) Effects of the Invention [Field of Industrial Application] The present invention provides a method for manufacturing a semiconductor device. Regarding. In particular, the present invention relates to a method for manufacturing a semiconductor device including a step of selectively growing an electrode material in a contact hole, and can be used in manufacturing processes for various semiconductor devices having contact holes.

〔発明の概要〕[Summary of the invention]

本発明の請求項1の発明は、第1のコンタクトホールと
これより深い第2のコンタクトホールを形成する半導体
装置の製造方法において、第2の 。
The invention according to claim 1 of the present invention provides a method for manufacturing a semiconductor device in which a first contact hole and a second contact hole deeper than the first contact hole are formed.

コンタクトホールの少なくとも側壁に電極材料の選択成
長が可能な下地導電層を形成し、上記第1゜第2のコン
タクトホール内に電極材料を同時に選択成長させること
によって、深い第2のコンタクトホールへの電極材料の
選択成長を速め、第1゜第2の両コンタクトホールに均
一に電極材料を成長させるようにしたものである。
By forming a base conductive layer on which an electrode material can be selectively grown on at least the side wall of the contact hole, and selectively growing the electrode material in the first and second contact holes at the same time, a deep second contact hole can be formed. The selective growth of the electrode material is accelerated and the electrode material is uniformly grown in both the first and second contact holes.

本発明の請求項2の発明は、絶縁膜に形成したコンタク
トホールの底面に金属窒化膜を選択的に形成し、このコ
ンタクトホール内と上記絶縁膜上に電極材料の選択成長
が可能な下地導電層を形成し、該下地導電層を上記金属
窒化膜と選択比をとって異方性エツチングして上記コン
タクトホール側壁に上記下地導電層を残すことによって
、コンタクトホール内に電極材料を選択成長させる速度
を大きくして、生産性を向上させるようにしたものであ
る。
The invention of claim 2 of the present invention provides a base conductive film that selectively forms a metal nitride film on the bottom surface of a contact hole formed in an insulating film, and allows selective growth of an electrode material in the contact hole and on the insulating film. The electrode material is selectively grown in the contact hole by forming a layer and anisotropically etching the base conductive layer in a selectivity with respect to the metal nitride film to leave the base conductive layer on the side wall of the contact hole. It is designed to increase speed and improve productivity.

本発明の請求項3の発明は、第1のコンタクトホールと
これより深い第2のコンタクトホールを有する半導体装
置の製造方法において、第2のコンタクトホールを形成
し、この第2のコンタクトホール内に、第1.第2のコ
ンタクトホールの深さの差に略等しい厚さの電極材料を
選択成長する工程と、第1のコンタクトホールを形成す
る工程と、第1.第2のコンタクトホール内に電極材料
を同時に選択成長させる工程とを具備することによって
、第1.mzの両コンタクトホールに均一に電極材料を
埋め込むようにしたものである。
The invention according to claim 3 of the present invention is a method for manufacturing a semiconductor device having a first contact hole and a second contact hole deeper than the first contact hole. , 1st. a step of selectively growing an electrode material having a thickness substantially equal to the difference in depth of the second contact hole; a step of forming a first contact hole; By comprising the step of simultaneously selectively growing an electrode material in the second contact hole, the first. Both contact holes of mz are uniformly filled with electrode material.

本発明の請求項4の発明は、第1のコンタクトホールと
これより深い第2のコンタクトホールを有する半導体装
置の製造方法において、第1.第2のコンタクトホール
の一方を形成する工程と、該一方のコンタクトホール内
に電極材料を選択成長させる工程と、該電極材料上に選
択成長防止膜を形成する工程と、他方のコンタクトホー
ルを形成する工程と、他方のコンタクトホール内に電極
材料を選択成長させる工程とを具備することによって、
第1.第2の両コンタクトホールに均一に電極材料を埋
め込むようにしたものである。
A fourth aspect of the present invention provides a method for manufacturing a semiconductor device having a first contact hole and a second contact hole deeper than the first contact hole. A step of forming one of the second contact holes, a step of selectively growing an electrode material in the one contact hole, a step of forming a selective growth prevention film on the electrode material, and a step of forming the other contact hole. and selectively growing an electrode material in the other contact hole.
1st. Both second contact holes are filled with electrode material uniformly.

〔従来の技術〕[Conventional technology]

半導体装置製造の分野における技術の進歩はめざましく
、数々の新しい手段が開発されている。
Technological advances in the field of semiconductor device manufacturing have been remarkable, and many new methods have been developed.

その一つに、導電材料を選択成長させる技術がある。こ
のような技術の一例として、コンタクトホールの穴埋め
平坦化に、タングステンの選択CVD法を利用するもの
がある。このような選択成長技術は、特定の材料から成
る下地上に特定の導電材料を選択的に形成することがで
きるものであり、微細化・集積化が進んでいる半導体装
置の製造において有効に用いられる。
One such technique is the selective growth of conductive materials. An example of such a technique is one that utilizes a tungsten selective CVD method for filling and planarizing contact holes. Such selective growth technology can selectively form a specific conductive material on a substrate made of a specific material, and can be effectively used in the manufacture of semiconductor devices, which are becoming increasingly finer and more integrated. It will be done.

タングステンの選択CVD法について言えば、通常の工
程においてタングステンはシリコン上のみに選択的に成
長し、二酸化シリコン上にはタングステンはつかないの
で、シリコン上に形成したコンタクトホールの穴埋め平
坦化技術として、すぐれたものということができる。
Regarding the selective tungsten CVD method, in a normal process, tungsten grows selectively only on silicon, and tungsten does not adhere to silicon dioxide, so it is used as a flattening technique to fill in contact holes formed on silicon. It can be said to be excellent.

ところが、導電材料の選択成長技術は、材料が選択成長
する際の該成長速度が同条件ではほぼ同一であるため、
それに伴ういくつかの問題がある。
However, in the selective growth technology of conductive materials, the growth rate when the materials are selectively grown is almost the same under the same conditions;
There are some problems associated with that.

一つは、成長速度を速めて生産性を高めようとしても、
それが困難だということである。とりわけ、タングステ
ンの選択CVD法は成長速度が遅く、短時間処理が難し
い。選択成長速度を高めようとして、例えばコンタクト
ホールの内壁に、埋め込み材料を選択成長させる材料層
を形成すると、それだけではコンタクトホールの有効径
が小さくなるという問題が生じ、根本的解決にならない
One is that even if we try to increase productivity by accelerating growth,
That's what makes it difficult. In particular, the selective CVD method for tungsten has a slow growth rate and is difficult to process in a short period of time. In an attempt to increase the selective growth rate, for example, if a layer of material for selectively growing the filling material is formed on the inner wall of the contact hole, the problem arises that the effective diameter of the contact hole becomes smaller, which is not a fundamental solution.

他の一つは、深さの異なる2以上の開口の穴埋めに用い
ようとしても、均一に埋め込みが達成できないというこ
とである0例えば第5図(a)に示すように、基板1に
2種類の(またはそれ以上の)異なった深さのコンタク
トホール21.22が開いている場合、選択成長する材
料、例えばタングステンの成長速度が同じであるため、
次のような不適合を生じる。即ち、深い方のコンタクト
ホール22を完全に埋め込んだ場合、第5図(b)に略
示する如くコンタクトホール21に対する埋め込み材料
3(タングステン)があふれ出す、他方、浅い方のコン
タクトホール21を丁度完全に埋め込んだ場合、第5図
(c)に略示する如くコンタクトホール22の方は完全
に埋まらない。半導体装置等の微細化に伴い、コンタク
トホールが形成される層間膜2が平坦化されるようにな
った結果、異なる深さのコンタクトホールが複数形成さ
れることが多くなり、上記のような問題が出るに至って
いる。
Another problem is that even if it is used to fill two or more openings with different depths, uniform filling cannot be achieved.For example, as shown in FIG. (or more) when contact holes 21, 22 with different depths are opened, the growth rate of the selectively grown material, for example tungsten, is the same;
This will result in the following non-conformities: That is, when the deeper contact hole 22 is completely filled, the filling material 3 (tungsten) overflows into the contact hole 21 as shown schematically in FIG. When completely filled, the contact hole 22 is not completely filled, as schematically shown in FIG. 5(c). With the miniaturization of semiconductor devices, the interlayer film 2 in which contact holes are formed has become flattened, and as a result, multiple contact holes with different depths are often formed, causing the problems described above. has come out.

なお第5図中、11はポリシリコンから成るゲート電極
である。
In FIG. 5, reference numeral 11 indicates a gate electrode made of polysilicon.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述の如〈従来の技術には、選択成長させる材料の成長
速度が同条件でほぼ同一であるため、成長速度を速めて
生産性を高めることが困難であったり、また異なる深さ
のコンタクトホールが2以上あるときこれらすべてを均
一に埋め込むことができないなど、解決すべき問題点が
あったのである。
As mentioned above, in the conventional technology, the growth rate of selectively grown materials is almost the same under the same conditions, so it is difficult to increase productivity by increasing the growth rate, and contact holes of different depths are difficult to increase. There were problems that needed to be solved, such as when there were two or more, it was not possible to embed them all uniformly.

本発明は、上記の問題点を解決した半導体装置の製造方
法を提供することを目的とする。
An object of the present invention is to provide a method for manufacturing a semiconductor device that solves the above problems.

〔問題点を解決するための手段及び作用〕上記目的を達
成するため、本発明の請求項1に係る発明は、少なくと
も2つの第1.第2の半導体領域上に形成した絶縁膜に
、該第1の半導体領域に対する第1のコンタクトホール
と、該第1のコンタクトホールよりも深い上記第2の半
導体領域に対する第2のコンタクトホールを形成する工
程を有する半導体装置の製造方法において、上記第2の
コンタクトホールの少なくとも側壁に電極材料の選択成
長が可能な下地導電層を形成する工程と、上記第1.第
2のコンタクトホール内に電極材料を同時に選択成長さ
せる工程とを具備する構成にする。
[Means and effects for solving the problems] In order to achieve the above object, the invention according to claim 1 of the present invention has at least two first. A first contact hole for the first semiconductor region and a second contact hole for the second semiconductor region that is deeper than the first contact hole are formed in the insulating film formed on the second semiconductor region. A method for manufacturing a semiconductor device comprising the steps of: forming a base conductive layer on at least the sidewall of the second contact hole on which an electrode material can be selectively grown; The method includes a step of selectively growing an electrode material in the second contact hole at the same time.

この請求項1に係る発明の一実施例は第1図に示すが、
これを用いてこの発明の構成を略述すると、次のとおり
である。
An embodiment of the invention according to claim 1 is shown in FIG.
Using this, the configuration of the present invention will be briefly described as follows.

本発明においては、少なくとも2つの第1.第2の半導
体領域11.12上に形成した絶縁膜2に、該第1の半
導体領域11に対する第1のコンタクトホール21と、
該第1のコンタクトホール21よりも深い上記第2の半
導体領域12に対する第2のコンタクトホール22を形
成するが、第1図に図示の実施例にあっては、まず絶縁
膜2に第2のコンタクトホール22を形成する(第1図
(a))、次いで該第、2のコンタクトホール22の少
なくとも側壁に電極材料の選択成長が可能な下地導電層
4を形成する(第1図(b))、次いで第1のコンタク
トホール21を形成する(第1図(c))、その後上記
第1.第2のコンタクトホール21.22内に電極材料
31.32を同時に選択成長させ、第1図(d)に例示
するような埋め込み構造を得る。
In the present invention, at least two first . A first contact hole 21 for the first semiconductor region 11 in the insulating film 2 formed on the second semiconductor region 11.12,
A second contact hole 22 for the second semiconductor region 12 is formed deeper than the first contact hole 21, but in the embodiment shown in FIG. A contact hole 22 is formed (FIG. 1(a)), and then a base conductive layer 4 on which an electrode material can be selectively grown is formed on at least the side wall of the second contact hole 22 (FIG. 1(b)). ), then the first contact hole 21 is formed (FIG. 1(c)), and then the first contact hole 21 is formed (FIG. 1(c)). Electrode materials 31.32 are simultaneously selectively grown in the second contact holes 21.22 to obtain a buried structure as illustrated in FIG. 1(d).

請求項1に係る発明の作用は、次の通りである。The effect of the invention according to claim 1 is as follows.

この発明においては、深い方の穴である第2のコンタク
トホール22に、その少なくとも側壁に、電極材料の選
択成長が可能な下地導電層4を形成しておくので、電極
材料31.32を同時に選択成長させると、第2のコン
タクトホール22の方の電極材料32がその成長速度が
速くなる。従って、結果的に、第1.第2のコンタクト
ホール21.22に、均一な埋め込みが達成される。
In this invention, since the base conductive layer 4 on which the electrode material can be selectively grown is formed in the second contact hole 22, which is the deeper hole, at least on the side wall thereof, the electrode materials 31 and 32 can be grown at the same time. When selectively grown, the growth rate of the electrode material 32 in the second contact hole 22 becomes faster. Therefore, as a result, the first. Uniform filling is achieved in the second contact holes 21,22.

次に、本出願の請求項2に係る発明は、半導体領域上に
形成した絶縁膜にコンタクトホールを形成する工程と、
該コンタクトホール底面に金属窒化膜を選択的に形成す
る工程と、上記コンタクトホール内と上記絶縁膜上に電
極材料の選択成長が可能な下地導電層を形成する工程と
、該下地導電層を上記金属窒化膜と選択比をとって異方
性エツチングし、上記コンタクトホール側壁に上記下地
導電層を残す工程と、上記コンタクトホール内に電極材
料を選択成長させる工程とを具備するものである。
Next, the invention according to claim 2 of the present application includes a step of forming a contact hole in an insulating film formed on a semiconductor region;
a step of selectively forming a metal nitride film on the bottom surface of the contact hole; a step of forming a base conductive layer on which an electrode material can be selectively grown in the contact hole and on the insulating film; The method includes the steps of performing anisotropic etching with a selectivity relative to the metal nitride film to leave the base conductive layer on the side wall of the contact hole, and selectively growing an electrode material within the contact hole.

この請求項2に係る発明の一実施例は第2図に示すが、
これを用いてこの発明の構成を略述すると、次のとおり
である。
An embodiment of the invention according to claim 2 is shown in FIG.
Using this, the configuration of the present invention will be briefly described as follows.

この発明においては、半導体領域1上に形成した絶縁膜
2にコンタクトホール21を形成しく第2図(a)) 
、該コンタクトホール21の底面に金属窒化膜5を選択
的に形成しく第2図(e)) 、上記コンタクトホール
21内と上記絶縁膜2上に電極材料の選択成長が可能な
下地導電層6を形成しく第2図(f)’) 、該下地導
電層6を上記金属窒化膜5と選択比をとって異方性エツ
チングし、上記コンタクトホール側壁に上記下地導電層
6を残しく第2図(g)) 、上記コンタクトホール2
1内に電極材料3を選択成長させる(第2図(h))。
In this invention, a contact hole 21 is formed in an insulating film 2 formed on a semiconductor region 1 (FIG. 2(a)).
A metal nitride film 5 is selectively formed on the bottom surface of the contact hole 21 (FIG. 2(e)). A base conductive layer 6 is formed on the contact hole 21 and on the insulating film 2, on which an electrode material can be selectively grown. 2(f)'), the base conductive layer 6 is anisotropically etched with a selectivity to the metal nitride film 5, leaving the base conductive layer 6 on the side wall of the contact hole. Figure (g)), the above contact hole 2
Electrode material 3 is selectively grown within 1 (FIG. 2(h)).

請求項2に係る発明の作用は、次のとおりである。The effect of the invention according to claim 2 is as follows.

この発明においては、コンタクトホール21の側壁に電
極材料3の選択成長が可能な下地導電層6を形成してお
くので、電極材料3の成長を速めることができ、処理時
間を短くできるとともに、該下地導電層6をコンタクト
ホール21側壁に残して形成するに際し、コンタクトホ
ール21の底面に金属窒化膜5を形成するので、コンタ
クトホール21の径を実質上変えることな(、しかも短
時間での埋め込みを達成することができる。
In this invention, since the base conductive layer 6 on which the electrode material 3 can be selectively grown is formed on the side wall of the contact hole 21, the growth of the electrode material 3 can be accelerated, the processing time can be shortened, and the When forming the base conductive layer 6 while leaving it on the side wall of the contact hole 21, the metal nitride film 5 is formed on the bottom surface of the contact hole 21, so the diameter of the contact hole 21 is not substantially changed (in addition, it can be filled in a short time). can be achieved.

次に、本出願の請求項3に係る発明は、少なくとも2つ
の第1.第2の半導体領域上に形成した絶縁膜に形成し
た、該第1の半導体領域に対する第1のコンタクトホー
ルと、該第1のコンタクトホールよりも深い上記第2の
半導体領域に対する第2のコンタクトホールとを電極材
料で埋め込む半導体装置の製造方法において、第2のコ
ンタクトホールを形成する工程と、第2のコンタクトホ
ール内に、第1.第2のコンタクトホールの深さの差に
略等しい厚さの電極材料を選択成長する工程と、第1の
コンタクトホールを形成する工程と、第1.第2のコン
タクトホール内に電極材料を同時に選択成長させる工程
とを具備するものである。
Next, the invention according to claim 3 of the present application provides at least two first. A first contact hole for the first semiconductor region formed in an insulating film formed on the second semiconductor region, and a second contact hole for the second semiconductor region that is deeper than the first contact hole. A method for manufacturing a semiconductor device in which a second contact hole is formed, and a second contact hole is filled with an electrode material. a step of selectively growing an electrode material having a thickness substantially equal to the difference in depth of the second contact hole; a step of forming a first contact hole; The method also includes a step of selectively growing an electrode material in the second contact hole at the same time.

この請求項3に係る発明の一実施例は第3図に示すが、
これを用いてこの発明の構成を略述すると、次のとおり
である。
An embodiment of the invention according to claim 3 is shown in FIG.
Using this, the configuration of the present invention will be briefly described as follows.

この発明は、第3図に例示の如く、少なくとも2つの第
1.第2の半導体領域11.12上に形成した絶縁膜2
に形成した、該第1の半導体領域11に対する第1のコ
ンタクトホール21と、該第1のコンタクトホール21
よりも深い上記第2の半導体領域に対する第2のコンタ
クトホール22とを電極材料で埋め込む半導体装置の製
造方法である0本発明においては、第2のコンタクトホ
ール22を形成しく第3図(a)) 、この第2のコン
タクトホール22内に、第1.第2のコンタクトホール
21.22の深さの差lに等しい厚さの電極材料31を
選択成長しく第3図(b)) 、第1のコンタクトホー
ル21を形成しく第3図(c)) 、第1.第2のコン
タクトホール21.22内に電極材料32を同時に選択
成長させる(第3図(d))。
As illustrated in FIG. Insulating film 2 formed on second semiconductor region 11.12
a first contact hole 21 for the first semiconductor region 11 formed in the first contact hole 21;
In the present invention, which is a method for manufacturing a semiconductor device in which a second contact hole 22 for the second semiconductor region deeper than the second semiconductor region is buried with an electrode material, the second contact hole 22 is formed in the second semiconductor region as shown in FIG. 3(a). ), the first . The electrode material 31 having a thickness equal to the difference l in depth between the second contact holes 21 and 22 is selectively grown (Fig. 3(b)), and the first contact hole 21 is formed (Fig. 3(c)). , 1st. At the same time, electrode material 32 is selectively grown in the second contact holes 21 and 22 (FIG. 3(d)).

この請求項3に係る発明によれば、予め第1゜第2のコ
ンタクトホール21.22の深さの差lの分、深い方で
ある第2のコンタクトホール22を埋め込んでお((第
3図(b)参照)ので、両コンタクトホール21.22
に均一な埋め込みを達成できる。
According to the invention according to claim 3, the deeper second contact hole 22 is buried in advance by the difference l in depth between the first and second contact holes 21 and 22 (((third (see figure (b)), both contact holes 21 and 22
Uniform embedding can be achieved.

次に本出願の請求項4に係る発明は、少なくとも2つの
第1.第2の半導体領域上に形成した絶縁膜に形成した
、該第1の半導体領域に対する第1のコンタクトホール
と、該第1のコンタクトホールよりも深い上記第2の半
導体領域に対する第2のコンタクトホールとを電極材料
で埋め込む半導体装置の製造方法において、第1.第2
のコンタクトホールの一方を形成する工程と、該一方の
コンタクトホール内に電極材料を選択成長させる工程と
、該電極材料上に選択成長防止膜を形成する工程と、他
方のコンタクトホールを形成する工程と、該他方のコン
タクトホール内に電極材料を選択成長させる工程とを具
備するものである。
Next, the invention according to claim 4 of the present application provides at least two first. A first contact hole for the first semiconductor region formed in an insulating film formed on the second semiconductor region, and a second contact hole for the second semiconductor region that is deeper than the first contact hole. In the method of manufacturing a semiconductor device in which the electrode material is embedded in the first. Second
a step of forming one of the contact holes, a step of selectively growing an electrode material in the one contact hole, a step of forming a selective growth prevention film on the electrode material, and a step of forming the other contact hole. and a step of selectively growing an electrode material in the other contact hole.

この請求項4に係る発明の一実施例は第4A図に示すが
、これを用いてこの発明の構成を略述すると、次のとお
りである。
An embodiment of the invention according to claim 4 is shown in FIG. 4A, and the structure of the invention will be briefly described using this as follows.

即ち、第4A図の例は、第4A図(a)に略示するよう
に深さの異なる3つのコンタクトホール21、22.2
3がある場合を示しているが、この発明は、第4図に例
示の如(、第1.第2のコンタクトホールの一方(図で
はコンタクトホール21)を形成しく第4図(b)) 
、該一方のコンタクトホール21内に電極材料31を選
択成長させ(第4図(c)) 、該電極材料31上に選
択成長防止膜7を形成し、(第4A図(d)) 、他方
のコンタクトホール(図ではコンタクトホール22)を
形成しく第4図(e)) 、該他方のコンタクトホール
22内に電極材料32を選択成長させる(第4図(f)
)。
That is, the example of FIG. 4A has three contact holes 21, 22.2 with different depths as schematically shown in FIG. 4A (a).
However, in the present invention, one of the first and second contact holes (contact hole 21 in the figure) is formed as illustrated in FIG. 4 (FIG. 4(b)).
, selectively grow an electrode material 31 in one of the contact holes 21 (FIG. 4(c)), and form a selective growth prevention film 7 on the electrode material 31 (FIG. 4A(d)). A contact hole (contact hole 22 in the figure) is formed (FIG. 4(e)), and an electrode material 32 is selectively grown in the other contact hole 22 (FIG. 4(f)).
).

この請求項4に係る発明によれば、一方のコンタクトホ
ール21を形成してこれを埋め込んだ後、他方のコンタ
クトホール22を埋め込む際には、選択成長防止膜7に
より埋め込み済みのコンタクトホールには成長が起こら
ないようにするので、それぞれ所望の均一な埋め込みを
達成することができる。
According to the invention according to claim 4, after forming one contact hole 21 and filling it, when filling the other contact hole 22, the selective growth prevention film 7 is applied to the filled contact hole. Since no growth occurs, the respective desired uniform implantation can be achieved.

〔実施例〕〔Example〕

次に、本出願の各発明の実施例について説明する。なお
当然のことではあるが、各発明は以下述べるそれぞれの
実施例によりなんら限定されるものではない。
Next, examples of each invention of the present application will be described. It should be noted that, as a matter of course, each invention is not limited in any way by the respective embodiments described below.

実施例−1 この実施例は、本出願の請求項1に係る発明を具体化し
たもので、当該発明を、半導体装置の製造に際して、深
さの異なるコンタクトホールを、電極材料であるW(タ
ングステン)で埋め込み、平坦化する場合に適用したも
のである。
Example 1 This example embodies the invention according to claim 1 of the present application. When manufacturing a semiconductor device, contact holes of different depths are formed using W (tungsten), which is an electrode material. ) is used for embedding and flattening.

本実施例においては、第1回答図に示すように、シリコ
ン基板等の基板1上の5iCh等から成る絶縁膜2に、
それぞれ深さの異なる2つのコンタクトホール21.2
2 (コンタクトホール22の方が深い)が形成され、
これをWを選択成長させて埋め込むようにする。一方の
コンタクトホール21は、第1の半導体層11をなすゲ
ート電極上に形成され(第1図(d)参照)、このゲー
ト電極11のコンタクト電極を形成するためのものであ
り、他方のコンタクトホール22は、第2の半導体層1
2をなすソース・ドレイン領域上に形成され(第1図(
a)参照)、ソースまたはドレイン電極を形成すること
になる(第1図(d)参照)0本例において、ゲート電
極である第1の半導体領域11は、例えばポリシリコン
により形成できる。また、ソース・ドレイン領域である
第2の半導体領域12は、基板1の導電型に応じて適宜
の不純物導入により形成できる。いわゆるLDD構造を
とるものでもよい。
In this example, as shown in the first answer diagram, an insulating film 2 made of 5iCh or the like on a substrate 1 such as a silicon substrate,
Two contact holes 21.2 each with different depths
2 (contact hole 22 is deeper) is formed,
Then, W is selectively grown and embedded. One contact hole 21 is formed on the gate electrode forming the first semiconductor layer 11 (see FIG. 1(d)), and is for forming a contact electrode for this gate electrode 11. The hole 22 is formed in the second semiconductor layer 1
2 (see Figure 1).
In this example, the first semiconductor region 11, which is the gate electrode, can be formed of polysilicon, for example. Further, the second semiconductor region 12, which is a source/drain region, can be formed by introducing appropriate impurities depending on the conductivity type of the substrate 1. It may also have a so-called LDD structure.

本実施例にお・いては、ソース・ドレイン領域である第
2の半導体領域12を有するとともに、ゲート電極であ
る第1の半導体領域11を有する基板1上の絶縁膜2に
、まず深い方のコンタクトホール22のみを開け、第1
図(a)の構造を得る。即ち、レジスト塗布、レジスト
パターン形成、エツチングによる穴開は等適宜の手段に
より、絶縁膜2の第2の半導体領域12上にコンタクト
ホール22を形成する。図中符号13は5iOz等のゲ
ート絶縁膜、14は同じくサイドウオールである。
In this example, first, a deep layer is formed on the insulating film 2 on the substrate 1 which has the second semiconductor region 12 which is the source/drain region and also has the first semiconductor region 11 which is the gate electrode. Only the contact hole 22 is opened and the first contact hole 22 is opened.
The structure shown in Figure (a) is obtained. That is, the contact hole 22 is formed on the second semiconductor region 12 of the insulating film 2 by appropriate means such as resist coating, resist pattern formation, and etching to form a hole. In the figure, reference numeral 13 is a gate insulating film of 5iOz or the like, and 14 is a sidewall.

次に本実施例においては、該コンタクトホール22の側
壁に、ポリシリコンサイドウオールを形成することによ
って、このコンタクトホール22の少なくとも側壁に電
極材料(ここではW)の選択成長が可能な下地導電層4
を形成する。これにより第1図(b)の構造を得る。こ
の下地導電層4は、本例では、例えば、ポリシリコンの
CVDを行い、エツチングすることにより、これを形成
することができる。あるいは、特開昭62−24332
5号公報等に記載の方法を用いてもよい、特開昭62−
243325号の方法は、コンタクトホールを含む全面
に薄く5int等の絶縁膜を形成し、次いで全面CVD
、異方性エツチングによりコンタクトホール側面にのみ
薄くポリシリコン膜(またはW S i z 、W、M
oSMo3izなどの金属ないしは金属を含む膜でもよ
い)を形成するものである。
Next, in this embodiment, by forming a polysilicon sidewall on the sidewall of the contact hole 22, a base conductive layer is formed on at least the sidewall of the contact hole 22 on which an electrode material (in this case, W) can be selectively grown. 4
form. As a result, the structure shown in FIG. 1(b) is obtained. In this example, the underlying conductive layer 4 can be formed by, for example, performing CVD of polysilicon and etching. Or, JP-A-62-24332
The method described in JP-A No. 5, etc. may be used, JP-A-62-
The method of No. 243325 is to form a thin 5-inch insulating film on the entire surface including the contact hole, and then perform CVD on the entire surface.
, a thin polysilicon film (or W S i z , W, M
A metal or a metal-containing film such as oSMo3iz may also be formed.

次に、浅い方のコンタクトホール21、つまり本例では
ゲート電極上のコンタクトホール21を開け、第1図(
c)の構造とする。
Next, a shallower contact hole 21, that is, a contact hole 21 above the gate electrode in this example, is opened, and as shown in FIG.
The structure is c).

次に、Wの選択CVD法により穴埋め平坦化を完成する
。選択成長は、Wを含むガス(フッ化タングステン等)
を用いる、一般的な手段を採用することができる。これ
により、コンタクトホール21、22に電極材料31.
32 (W)が埋め込まれた第1図(d)の構造が得ら
れる。コンタクトホール22側壁に下地導電層4を形成
しであるので、これを付さない場合に比し、この部分で
は1iz位の時間で電極材料32が成長し、この結果、
コンタクトホール21.22自体は深さが異なるのに、
同程度の時間で均一に穴埋めが達成される。
Next, hole filling and planarization are completed by W selective CVD method. Selective growth is performed using a gas containing W (tungsten fluoride, etc.)
A common method can be adopted. As a result, the contact holes 21 and 22 are filled with electrode material 31.
The structure shown in FIG. 1(d) in which 32 (W) is embedded is obtained. Since the base conductive layer 4 is formed on the side wall of the contact hole 22, the electrode material 32 grows in this part in about 1 iz compared to the case where the base conductive layer 4 is not attached.
Although the contact holes 21 and 22 themselves have different depths,
Hole filling is achieved uniformly in about the same amount of time.

Wの選択CVDの条件は、具体的な状況に応じ。W selection CVD conditions depend on the specific situation.

て最適なものを設定すればよい。即ち、条件設定は、コ
ンタクトホール21.22の穴の深さ及び両者の比、各
コンタクトホール21.22の開口の大きさ及び両者の
比、下地材料の性質(基板1の材料の物性等で異なり、
また第1の半導体領域11であるゲート電極がポリシリ
コンのみの場合と、少なくとも表面がWSlである場合
では異なるなどの条件がある)、下地導電層4であるポ
リシリコンの性質などに応じて、最適に設定することが
できる。
You just need to set the most suitable one. That is, the condition settings include the depth of the contact holes 21 and 22 and the ratio between the two, the opening size of each contact hole 21 and 22 and the ratio between the two, and the properties of the underlying material (physical properties of the material of the substrate 1, etc.). Unlike,
In addition, there are different conditions when the gate electrode, which is the first semiconductor region 11, is made of only polysilicon and when at least the surface is made of WSL), depending on the properties of the polysilicon, which is the base conductive layer 4, etc. It can be set optimally.

他の条件にもよるが、大ざっばには、通常、コンタクト
ホール21の深さの倍の幅のコンタクトホール22につ
いて、同時間で埋め込みを完了できる。
Although it depends on other conditions, it is generally possible to complete filling a contact hole 22 whose width is twice the depth of the contact hole 21 in the same amount of time.

本発明は、選択成長可能な金属を用いた穴埋めに汎用で
きる。Wや、Tt(チタン)は勿論、その他各種の選択
成長可能な材料を電極材料31.32として用いること
ができる。
The present invention can be widely used for filling holes using a metal that can be selectively grown. Not only W and Tt (titanium), but also various other materials that can be selectively grown can be used as the electrode materials 31 and 32.

基板1等の下地、また下地導電層4の材料も、上記電極
材料31.32の種類に応じて、各種のものを採用でき
る。
Various materials can be used for the base of the substrate 1 and the like, and also for the base conductive layer 4, depending on the type of the electrode materials 31 and 32.

また、本発明は、第1′図に示すように、基板1上の絶
縁層2a(SLO□等)上に第1の半導体領域11が形
成され、さらにこれらの上に絶縁層2b(SiOt等)
が形成され、その結果両コンタクトホール21.22の
深さが異なるような場合にも、好適に利用することがで
きる。
Furthermore, as shown in FIG. )
It can be suitably used even when the contact holes 21 and 22 have different depths.

上記の如く、本実施例は、深さの異なるコンタクトホー
ル21.22に対し、W等の選択CVD法を用いて穴埋
め平坦化する場合に、まず深い方のコンタクトホール2
2を開口し、該コンタクトホール22の側壁にポリシリ
コン等の電極材料(W)の成長が起こる物質である下地
導電層4をサイドウォ−ル状に形成し、次に浅い方のコ
ンタクトホール21を開口し、次いで電極材料(W)の
選択CVD法を施すことで、両コンタクトホール21.
22の均一な穴埋め平坦化を完成させるものである。
As described above, in this embodiment, when contact holes 21 and 22 having different depths are filled and flattened using a selective CVD method such as W, first the deeper contact holes 21 and 22 are flattened.
2 is opened, and a base conductive layer 4, which is a material on which an electrode material (W) such as polysilicon grows, is formed on the side wall of the contact hole 22 in a sidewall shape, and then a shallower contact hole 21 is opened. Both contact holes 21.
This completes uniform hole filling and flattening of No. 22.

本実施例によれば、 ■深さの異なるコンタクトホール21.22に対し、W
等の電極材料の選択CVD法により、均一な穴埋め平坦
化が可能となる。
According to this embodiment, (1) W is used for contact holes 21 and 22 having different depths.
Uniform hole-filling and planarization can be achieved by selecting electrode materials such as CVD.

■W等の電極材料の選択CVDに要する時間が、浅いコ
ンタクトホール21を埋め込むための時間で済み、短時
間処理が可能になって、生産性の向上も図ることができ
る。
(2) Selection of electrode material such as W The time required for CVD is the time required to fill the shallow contact hole 21, making it possible to perform the process in a short time and improve productivity.

■各コンタクトホール21.22について、それらの開
口、埋め込みを繰り返すことな(,1回の選択CVDで
処理が終わる。
(1) There is no need to repeat opening and filling of each contact hole 21 and 22 (the process is completed with one selection CVD).

という利点がある。There is an advantage.

実施例−2 この実施例は、本出願の請求項2に係る発明を具体化し
たもので、当該発明を、半導体装置の製造に際して、ア
スペクト比の大きいコンタクトホールを、電極材料であ
るW(タングステン)で埋め込む場合に適用したもので
ある。
Example 2 This example embodies the invention according to claim 2 of the present application. When manufacturing a semiconductor device, a contact hole with a large aspect ratio is formed using W (tungsten), which is an electrode material. ) is applied when embedding.

この実施例は特に、コンタクトホールをタングステン選
択CVD法により埋め込みし、その際コンタクト側壁に
ポリシリコンをサイドウオール状に残し、あるいはサイ
ドウオール状に付けて、埋め込み時間を短縮するように
したのであるが、この場合に基板1であるシリコン上に
金属ナイトライドをポリシリコンサイドウオール形成前
に付けておくものである。
In particular, in this embodiment, the contact hole is filled by the tungsten selective CVD method, and at this time, polysilicon is left in the form of a sidewall on the sidewall of the contact, or polysilicon is attached in the form of a sidewall to shorten the filling time. In this case, metal nitride is applied to the silicon substrate 1 before forming the polysilicon sidewall.

本実施例では、絶縁膜2にコンタクトホール21を形成
して第2図(a)の構造を得、その後、Ti(チタン)
を堆積する。これにより金属膜51を有する第2図(b
)の構造とする。次いでアニールを施し、チタンと基板
1であるシリコンとの界面に、チタンシリサイドが形成
されるようにする。
In this example, a contact hole 21 is formed in the insulating film 2 to obtain the structure shown in FIG. 2(a), and then Ti (titanium) is formed.
Deposit. As a result, a metal film 51 is formed in FIG. 2 (b).
). Next, annealing is performed so that titanium silicide is formed at the interface between titanium and silicon, which is the substrate 1.

このようにして第2図(c)の構造を得る。生成した金
属シリサイド層を、図中ハツチングを付し、符号52で
示す。次いで過酸化水素水により処理し、第2図(d)
の如くコンタクトホール21底部に金属シリサイド層5
2を残した構造にする。次に、窒素N2雰囲気下で加熱
し、該金属シリサイド層52の表面を窒化(サニサイド
化)して、TiN (チタンナイトライド)から成る金
属窒化膜5を得る。
In this way, the structure shown in FIG. 2(c) is obtained. The generated metal silicide layer is indicated by hatching in the figure and reference numeral 52. Then, it was treated with a hydrogen peroxide solution, as shown in Fig. 2(d).
A metal silicide layer 5 is formed at the bottom of the contact hole 21 as shown in FIG.
Create a structure with 2 remaining. Next, the surface of the metal silicide layer 52 is nitrided (sanicidated) by heating in a nitrogen N2 atmosphere to obtain a metal nitride film 5 made of TiN (titanium nitride).

この構造を第2図(e)に示し、特に金属窒化膜5は、
両ハツチングを施して模式的に示した。
This structure is shown in FIG. 2(e), and in particular, the metal nitride film 5 is
It is schematically shown with double hatching.

上記のようにしてコンタクトホール21の底部に金属窒
化膜5を形成した後、ポリシリコンをCVD法により堆
積することにより、下地導電N6を有する第2図(f)
の構造を得、エソチバ・ツクを用いてコンタクトホール
21の側壁に下地導電層6(ポリシリコン)を残す。こ
のとき、下地導電層6と金属窒化膜5との選択比をとっ
てエツチバ・ツク条件をコントロールすることで、第2
図(g)に示すように金属窒化物5のところでエッチバ
ックを止めることができる。
After forming the metal nitride film 5 at the bottom of the contact hole 21 as described above, polysilicon is deposited by the CVD method to form a conductive base N6 as shown in FIG. 2(f).
A base conductive layer 6 (polysilicon) is left on the side wall of the contact hole 21 using Esochiba Tsukku. At this time, the second
As shown in Figure (g), the etchback can be stopped at the metal nitride 5.

次に電極材料として、Wの選択CVD法を施し、穴埋め
を完成し、電極材料3が埋め込まれた第2図(h)の構
造を得る。
Next, a selective CVD method is performed using W as the electrode material to complete the hole filling and obtain the structure shown in FIG. 2(h) in which the electrode material 3 is embedded.

また別法として、コンタクトホール21を形成するため
のレジストを残しておいて、金属(Wなどを用いること
ができる)を付けて、金属膜51として設けるようにす
ることもできる。
Alternatively, it is also possible to leave the resist for forming the contact hole 21 and apply metal (W or the like can be used) to form the metal film 51.

従来技術にも、例えば特開昭62−243325号公報
に開示があるとおり、ポリシリコンをコンタクトホール
側壁に堆積し、穴埋め時間を短縮する方法があったが、
この従来技術では、コンタクトホール側壁にSiO□を
付けるため、コンタクトホール径が実質小さくなってし
まった。即ち、第2′図に略示するように、コンタクト
ホール径11に対し、W等の埋め込み径12が小さくな
り、W等と基板とのコンタクト抵抗が高くなる等の問題
があった。特に、絶縁材である5lozをコンタクトホ
ール側壁に付けるので、この問題が大きい。
In the prior art, for example, as disclosed in Japanese Unexamined Patent Publication No. 62-243325, there was a method of depositing polysilicon on the side wall of the contact hole to shorten the hole filling time.
In this conventional technique, since SiO□ is attached to the side wall of the contact hole, the diameter of the contact hole becomes substantially small. That is, as schematically shown in FIG. 2', the diameter 12 of embedding W or the like becomes smaller than the contact hole diameter 11, resulting in problems such as an increase in the contact resistance between the W or the like and the substrate. This problem is especially serious because 5LOZ, which is an insulating material, is attached to the side wall of the contact hole.

これに対し、本実施例によれば、コンタクトホール21
の底部に予め金属窒化膜5を形成しておくことにより、
コンタクトホール21の径を実質上変えることなく、埋
め込みを完成できる。均一性も、従来技術よりも改良さ
れる。更に、W等のエンクローチメントによる接合破壊
を防止できる。即ち、Wの成長に当たっては、一般にW
Fb等のガスを用いるが、このWFhを還元する時、生
ずるHFによりコンタクトホール底部の周囲に隙間がで
きたり、あるいはWがコンタクトホール底部や、その周
囲に進入して、信頼性を落とすことがあったが、これを
エンクローチメントを起こしにくいTiN等の窒化物で
防止することができるのである。
On the other hand, according to this embodiment, the contact hole 21
By forming the metal nitride film 5 in advance on the bottom of the
The filling can be completed without substantially changing the diameter of the contact hole 21. Uniformity is also improved over the prior art. Furthermore, bond breakdown due to encroachment of W or the like can be prevented. In other words, when growing W, generally W
A gas such as Fb is used, but when reducing this WFh, the generated HF may create a gap around the bottom of the contact hole, or W may enter the bottom of the contact hole or its surroundings, reducing reliability. However, this can be prevented by using nitrides such as TiN, which are less likely to cause encroachment.

上記実施例では、金属窒化物として、Tiの窒化物を用
いたが、その他、W、Ta、Mo、Hf等、適宜のもの
を使用することができる。
In the above embodiment, Ti nitride was used as the metal nitride, but other appropriate metals such as W, Ta, Mo, Hf, etc. can be used.

実施例−3 この実施例は、本出願の請求項3に係る発明を具体化し
たもので、当該発明を、半導体装置の製造に際して、深
さが異なり、かつアスペクト比の大きい2以上のコンタ
クトホールを、電極材料で埋め込む場合に適用したもの
である。
Example 3 This example embodies the invention according to claim 3 of the present application, and the invention is applied to two or more contact holes having different depths and a large aspect ratio when manufacturing a semiconductor device. This is applied when embedding with electrode material.

第3図(c)に示すように、配線層下部の眉間膜2が平
坦化されると、深さの異なるコンタクトホール21.2
2が形成される場合がある。例えば、図の如く第1.第
2の半導体領域11.12をなす拡散領域とゲート電極
の上に各コンタクトホール21゜22を設けるような場
合である。
As shown in FIG. 3(c), when the glabellar film 2 at the bottom of the wiring layer is flattened, contact holes 21.2 with different depths are formed.
2 may be formed. For example, as shown in the figure, 1. This is the case in which contact holes 21 and 22 are provided above the diffusion regions and gate electrodes forming the second semiconductor regions 11 and 12.

この場合にこれにそのままW等の選択CVD法を用い、
シリコン等の基板の上にW等を成長させると、頭書した
ように、深い方のコンタクトホール22を穴埋め平坦化
しようとすると、他方のコンタクトホール21ではWが
あふれ出てしまい、一方コンタクトホール21の方を穴
埋め平坦化しても、コンタクトホール22では全く穴埋
めが不充分ということになる。
In this case, using the selective CVD method such as W,
When W or the like is grown on a substrate of silicon or the like, as mentioned above, when attempting to fill the deeper contact hole 22 and flatten it, W overflows into the other contact hole 21; Even if the contact hole 22 is filled and flattened, the filling is completely insufficient.

深い方のコンタクトホール22にのみポリシリコンのサ
イドウオールを付けておく技術は、アスペクト比が両コ
ンタクトホール21.22ともかなり大きいと、場合に
よってはコンタクトホール22が埋め込めても、コンタ
クトホール21では埋め込みが終わらないことも起こり
うる。例えば深い方のコンタクトホール22のコンタク
ト径が0.5μmで、他方のコンタクトホール21のコ
ンタクト深さが0.5μmとすると、コンタクトホール
22が完全に埋め込まれても、コンタクトホール21で
は0.2μm以上の段差が生ずることになる。
The technique of attaching a polysilicon sidewall only to the deeper contact hole 22 is difficult to achieve if the aspect ratio of both contact holes 21 and 22 is quite large. It is possible that the process will not end. For example, if the contact diameter of the deeper contact hole 22 is 0.5 μm and the contact depth of the other contact hole 21 is 0.5 μm, even if the contact hole 22 is completely buried, the contact diameter of the contact hole 21 is 0.2 μm. The above level difference will occur.

また別の手段として、深い方のコンタクトホール21の
埋め込み材料をあふれ出させ(第5図(b)参照)、エ
ッチバックして平坦化する方法が考えられるが、これを
実現するにはオーバーエツチングの制御が困難であって
、平坦化しなければならないのに、穴の部分が凹んだり
することなどが起き易く、実用上採用することは不可能
である。
Another possible method is to allow the filling material in the deeper contact hole 21 to overflow (see FIG. 5(b)) and etch it back to flatten it. It is difficult to control this, and the holes tend to become dented even though they must be flattened, making it impossible to use in practice.

本出願の請求項3に係る発明は、上記のような問題をも
たらすことなく、アスペクト比が太き(かつ深さの異な
る2以上のコンタクトホールを有効に穴埋めできる。
The invention according to claim 3 of the present application can effectively fill two or more contact holes with large aspect ratios (and different depths) without causing the above-mentioned problems.

本実施例は第3図に示すが、この例は、第1の半導体領
域11であるポリシリコンゲート電極上の第1のコンタ
クトホール21と、第2の半導体領域12であるソース
/ドレイン領域12上の第2のコンタクトホール22が
眉間膜をなす絶縁膜2に形成され、更に第3のコンタク
トホール23を形成する場合に、本発明を適用した。コ
ンタクトホールの深さは、コンタクトホール22が最も
深く、次いでコンタクトホール21、次いでコンタクト
ホール23の順になっている。
This example is shown in FIG. 3, and this example has a first contact hole 21 on a polysilicon gate electrode, which is a first semiconductor region 11, and a source/drain region 12, which is a second semiconductor region 12. The present invention was applied when the upper second contact hole 22 was formed in the insulating film 2 forming the glabellar membrane, and the third contact hole 23 was further formed. Regarding the depth of the contact holes, the contact hole 22 is the deepest, followed by the contact hole 21, and then the contact hole 23 in that order.

本実施例では、まず、最も深いコンタクトホール22の
み開口し、第3図(a)の構造とする。次にこのコンタ
クトホール22に、コンタクトホール21との深さの差
lの分、電極材料31であろWを穴埋めして、第2図(
b)のようにする。これによって、次に深いコンタクト
ホール21の底部まで、電極材料31を埋め込む。但し
、それより少し浅い程度の埋め込みでもよい。
In this embodiment, first, only the deepest contact hole 22 is opened to form the structure shown in FIG. 3(a). Next, this contact hole 22 is filled with electrode material 31 by the depth difference l from the contact hole 21, as shown in FIG.
Do as in b). As a result, the electrode material 31 is filled up to the bottom of the next deepest contact hole 21 . However, it may be buried a little shallower than that.

次に、その次に深いコンタクトホール21を開口して、
第3図(9)の構造にする。
Next, the next deepest contact hole 21 is opened,
The structure is as shown in FIG. 3 (9).

次いで、その次に深いコンタクトホール23との差β′
の分、コンタクトホール21.22に同時に電極材料3
2を埋め込む。これにより第3図(d)の構造が得られ
る。
Next, the difference β′ from the next deepest contact hole 23
At the same time, electrode material 3 is applied to contact holes 21 and 22.
Embed 2. As a result, the structure shown in FIG. 3(d) is obtained.

次いでまた同様に、コンタクトホール23を開口しく第
3図(e))、穴埋めして、電極材料33を形成する(
第3図(f))。これにより穴埋め平坦化が達成される
Next, in the same manner, the contact hole 23 is opened (FIG. 3(e)) and filled to form the electrode material 33 (FIG. 3(e)).
Figure 3(f)). This achieves hole filling and flattening.

本実施例は、深さの異なるコンタクトホール21゜22
、23を、W等の選択CVDで穴埋め平坦化する場合、
コンタクトホールの穴の深さの深い方から順に、コンタ
クトホール開口及び、次に深いコンタクトホールの底部
までのW等の選択CVDによる成長を繰り返し、穴埋め
平坦化を実現するので、深さの異なるコンタクトホール
をW等の選択CVD法を用いて有効に穴埋め平坦化がで
きる。
In this embodiment, contact holes 21° 22 with different depths are used.
, 23 by selective CVD such as W,
Starting from the deepest contact hole, selective CVD growth of W, etc. is repeated to open the contact hole and reach the bottom of the next deepest contact hole, filling the hole and flattening the hole. Holes can be effectively filled and flattened using a selective CVD method such as W.

一括してコンタクトホールの開口を行った場合、深いも
のを開けるため、浅いものはかなりのオーバーエッチを
受け、従って、浅いコンタクトホールへのダメージがあ
り、特にゲート上に開口する場合に影響が大きいのに対
し、本実施例によればコンタクトホールを深さの順に別
々に開けるため、上記のようなダメージは極力制限でき
る。
When contact holes are opened all at once, since deep ones are opened, shallow ones are subject to considerable over-etching, resulting in damage to shallow contact holes, especially when opening over the gate. On the other hand, according to this embodiment, since the contact holes are opened separately in order of depth, the above-mentioned damage can be limited as much as possible.

実施例−4 この実施例は、本出願の請求項4に係る発明を具体化し
たもので、上記実施例−3と同様、半導体装置の製造に
際して、深さが異なり、かつアスペクト比が大きい2以
上のコンタクトホールを、電極材料で埋め込む場合に適
用したものである。
Example 4 This example embodies the invention according to claim 4 of the present application, and similarly to Example 3 above, when manufacturing a semiconductor device, two semiconductor devices having different depths and a large aspect ratio are used. This is applied to the case where the above contact hole is filled with an electrode material.

本実施例も、実施例−3と同様、少なくとも2つの第1
.第2の半導体領域上に形成した絶縁膜に形成した該第
1の半導体領域に対する第1のコンタクトホール21と
、8亥第1のコンタクトホールよりも深い上記第2の半
導体領域に対する第2のコンタクトホール22とを電極
材料で埋め込むものであり、更に両者の中間の深さのコ
ンタクトホール23を有し、これも穴埋めするものであ
るが、図は簡略化して示した。
This example also has at least two first
.. A first contact hole 21 for the first semiconductor region formed in an insulating film formed on the second semiconductor region, and a second contact for the second semiconductor region that is deeper than the first contact hole. The contact hole 22 is filled with an electrode material, and further has a contact hole 23 having a depth intermediate between the two, which is also filled, but is shown in a simplified manner in the drawing.

第4A図を参照する。See Figure 4A.

本実施例は、第4A図(a)に略示するように、絶縁膜
2に、各々深さの異なるコンタクトホール21、22.
23が形成され、これらに電極材料を穴埋めするもので
ある。
In this embodiment, as schematically shown in FIG. 4A, contact holes 21, 22, .
23 are formed, and these holes are filled with electrode material.

まず、コンタクトホール21.22..23の内の任意
の一つを穴開けする。ここではまず第1のコンタクトホ
ール21を開口し、第4A図(b)のようにする。次い
で、このコンタクトホール21に、選択CVDにより電
極材料31としてWを穴埋めし、平坦化する。
First, contact holes 21, 22. .. Drill any one of the 23 holes. Here, the first contact hole 21 is first opened as shown in FIG. 4A (b). Next, this contact hole 21 is filled with W as an electrode material 31 by selective CVD and planarized.

次に全面に5iozを堆積することにより、該電極材料
31上にS i Otから成る選択成長防止膜7を形成
する。これによって第4A図(d)の構造にする。
Next, a selective growth prevention film 7 made of SiOt is formed on the electrode material 31 by depositing 5 Ioz on the entire surface. This results in the structure shown in FIG. 4A (d).

次に、別のひとつの深さのコンタクトホールを開口する
が、ここでは第2のコンタクトホール22を開口して、
第4A図(e)のようにする。次いで、このコンタクト
ホール22に選択CVDによりWを穴埋めし、平坦化す
る。得られた構造を第4A図(f)に示す。コンタクト
ホール21には、その上に選択成長防止膜7である5i
Oz膜があり、Wは成長しない。
Next, another contact hole of one depth is opened, but here the second contact hole 22 is opened,
Do as shown in FIG. 4A (e). Next, this contact hole 22 is filled with W by selective CVD and planarized. The resulting structure is shown in FIG. 4A(f). The contact hole 21 is covered with a selective growth prevention film 7 5i.
There is an Oz film, and W does not grow.

次にコンタクトホール23についても、同様の操作を行
う。
Next, the same operation is performed for the contact hole 23 as well.

上記のような操作を順次繰り返すことにより、異なる深
さのコンタクトホールでも、Wの選択CVDにより有効
な穴埋め平坦化ができる。
By sequentially repeating the above operations, contact holes of different depths can be effectively filled and flattened by selective W CVD.

実施例−5 次に第4B図を参照して、実施例−5を説明する。この
例も、実施例−4と同様、請求項4の発明を具体化した
ものであり、略示図をもって説明する。
Example 5 Next, Example 5 will be described with reference to FIG. 4B. Like the fourth embodiment, this example also embodies the invention of claim 4, and will be explained using schematic diagrams.

第4B図を参照する。See Figure 4B.

本実施例は、第4B図(a)に略示するように、絶縁膜
2に各々深さの異なるコンタクトボール21゜22、2
3が形成され、これらに電極材料を穴埋めするものであ
る。
In this embodiment, as schematically shown in FIG. 4B (a), contact balls 21, 22, and 2 having different depths are formed in the insulating film 2.
3 are formed, and the holes are filled with electrode material.

まず、コンタクトホール21.22.23の内の任意の
一つを穴開けする。ここでは第4B図(b)のようにま
ず第1のコンタクトホール21を開口する。
First, any one of the contact holes 21, 22, 23 is bored. Here, first, the first contact hole 21 is opened as shown in FIG. 4B (b).

次いで、このコンタクトホール21に、選択CVDによ
り電極材料31としてWを穴埋めし、平坦化する。これ
により第4B図(c)の構造を得る。
Next, this contact hole 21 is filled with W as an electrode material 31 by selective CVD and planarized. As a result, the structure shown in FIG. 4B (c) is obtained.

次に全面にアルミニウムを堆積することにより、該電極
材料31上に選択成長防止膜7を形成する。
Next, a selective growth prevention film 7 is formed on the electrode material 31 by depositing aluminum over the entire surface.

これにより第4A図(d)の構造にする。アルミニウム
膜を形成すると、該アルミニウム膜の表面が自然酸化さ
れ、酸化アルミニウムになるので、一般にこれで選択成
長防止性能は充分に果たせるが、不充分な場合は、アッ
シングその他の手段により、酸化を施してもよい。
This results in the structure shown in FIG. 4A (d). When an aluminum film is formed, the surface of the aluminum film undergoes natural oxidation and becomes aluminum oxide, which is generally sufficient to prevent selective growth, but if this is insufficient, oxidation can be performed by ashing or other means. It's okay.

次に、別のひとつの深さのコンタクトホールである第2
のコンタクトホール22を開口し、第4A図(e)のよ
うにする。次いでこのコンタクトホール22に選択CV
DによりWを穴埋めし、平坦化する。コンタクトホール
21には、その上に選択成長防止膜7であるアルミニウ
ム(ないしAl2O2)があるので、Wは成長しない。
Next, the second contact hole, which is another one depth, is
A contact hole 22 is opened as shown in FIG. 4A (e). Next, a selected CV is formed in this contact hole 22.
W is filled with D and flattened. Since the contact hole 21 has aluminum (or Al2O2) as the selective growth prevention film 7 thereon, W does not grow.

これにより第4A図(f)の構造を得る。As a result, the structure shown in FIG. 4A (f) is obtained.

これを実施例4と同様、順次繰り返すことにより、穴埋
め平坦化を実現する。
Similar to the fourth embodiment, by sequentially repeating this process, hole filling and flattening are realized.

なお、選択成長防止膜7を形成後、コンタクトホールを
形成するには、アルミニウムをウェットエツチングで除
去する手段を用いることができる。
Note that after forming the selective growth prevention film 7, a method of removing aluminum by wet etching can be used to form the contact hole.

例えば、リン酸、硝酸を含む水溶液でエツチングすれば
、Wに影響なく、アルミニウムを除去できる。これによ
り、凹凸の出にくいアルミニウム除去を達成できる。ま
た、その都度エツチングしなくても、何らかの層形成の
後でエツチングする方がよければ、そのような構成を採
用できる。更に、アルミニウムは残っていても、A 1
 t O:lの方を除去しておけば、電極材料に対する
阻害にはならない。
For example, aluminum can be removed without affecting W by etching with an aqueous solution containing phosphoric acid or nitric acid. This makes it possible to remove aluminum with less unevenness. Further, if it is better to perform etching after forming a certain layer, such a structure can be adopted without etching each time. Furthermore, even if aluminum remains, A 1
If t O:l is removed, it will not interfere with the electrode material.

本実施例において、第4B図(d)の全面アルミニウム
堆積の後、次にようにすることもできる。
In this embodiment, after the entire surface aluminum deposition as shown in FIG. 4B(d), the following may be performed.

■熱処理を加え、Af−W化合物をコンタクトホール2
1の上部で形成する。
■Add heat treatment and apply Af-W compound to contact hole 2
Form with the top of 1.

■リン酸によりAlを除去する。Affi−W化合物は
残る。
■Remove Al with phosphoric acid. The Affi-W compound remains.

■Oxアッシング等により、Al−W表面にAl2O2
を形成する。
■Al2O2 on the Al-W surface by Ox ashing etc.
form.

AfzOff上にはWは成長しない。この後第4A図(
e)のコンタクトホール22開口を行い、電極材料32
の埋め込みを行う。
W does not grow on AfzOff. After this, Figure 4A (
The contact hole 22 of e) is opened, and the electrode material 32 is
embedding.

この実施例は特に、アルミニウム膜(ないしA l z
Ol)を用いているため、配線材料をつける前の除去が
、眉間の絶縁膜と充分な選択性をもって実現できる。
This embodiment is particularly applicable to aluminum films (or Al z
Since the wiring material is used, it can be removed with sufficient selectivity from the insulating film between the eyebrows before applying the wiring material.

〔発明の効果〕〔Effect of the invention〕

上記詳述したとおり、従来の技術には選択成長させる材
料の成長速度が同条件でほぼ同一であるため成長速度を
速めて生産性を高めることが困難であったり、また異な
る深さのコンタクトホールが2以上あるときこれらすべ
てを均一に埋め込むことができないなどの問題点があっ
たのであるが、本出願の発明によれば、このような問題
点を解決することができる。
As detailed above, with conventional techniques, the growth rate of selectively grown materials is almost the same under the same conditions, making it difficult to increase productivity by increasing the growth rate, and contact holes with different depths. However, according to the invention of the present application, such problems can be solved.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、実施例−1を工程順に断面図で示すものであ
る。第1′図は、咳例の変形適用例を説明するための断
面図である。第2図は、実施例−2を工程順に断面図で
示すものである。第2′図は、解決すべき問題点を示し
て、実施例−2の作用を説明するための断面図である。 第3図は、実施例−3の工程順に断面図で示すものであ
る。第4A図は、実施例−4を工程順に断面図で示すも
のである。第4B図は、実施例−5を工程順に断面図で
示すものである。第5図は、従来例の問題点を説明する
ための断面図である。 ■・・・半導体領域(基板)、2・・・絶縁膜、11・
・・第1の半導体領域(ゲート電極)、12・・・第2
の半導体領域(ソース・ドレイン領域)、21・・・コ
ンタクトホール(第1のコンタクトホール)、22・・
・第2のコンタクトホール、3 、31.32.33・
・・電極材料、4.6・・・下地導電層、5・・・金属
窒化膜、7・・・選択成長防止膜。
FIG. 1 is a sectional view showing Example-1 in the order of steps. FIG. 1' is a sectional view for explaining a modified application example for coughing. FIG. 2 is a sectional view showing Example 2 in the order of steps. FIG. 2' is a sectional view showing the problem to be solved and explaining the operation of the second embodiment. FIG. 3 is a cross-sectional view showing the steps of Example-3. FIG. 4A is a sectional view showing Example 4 in the order of steps. FIG. 4B is a sectional view showing Example-5 in the order of steps. FIG. 5 is a sectional view for explaining the problems of the conventional example. ■...Semiconductor region (substrate), 2...Insulating film, 11.
...first semiconductor region (gate electrode), 12...second
semiconductor region (source/drain region), 21... contact hole (first contact hole), 22...
・Second contact hole, 3, 31.32.33・
...Electrode material, 4.6... Base conductive layer, 5... Metal nitride film, 7... Selective growth prevention film.

Claims (1)

【特許請求の範囲】 1、少なくとも2つの第1、第2の半導体領域上に形成
した絶縁膜に、該第1の半導体領域に対する第1のコン
タクトホールと、該第1のコンタクトホールよりも深い
上記第2の半導体領域に対する第2のコンタクトホール
を形成する工程を有する半導体装置の製造方法において
、 上記第2のコンタクトホールの少なくとも側壁に電極材
料の選択成長が可能な下地導電層を形成する工程と、 上記第1、第2のコンタクトホール内に電極材料を同時
に選択成長させる工程とを具備する半導体装置の製造方
法。 2、半導体領域上に形成した絶縁膜にコンタクトホール
を形成する工程と、 該コンタクトホール底面に金属窒化膜を選択的に形成す
る形成工程と、 上記コンタクトホール内と上記絶縁膜上に電極材料の選
択成長が可能な下地導電層を形成する工程と、 該下地導電層を上記金属窒化膜と選択比をとって異方性
エッチングし、上記コンタクトホール側壁に上記下地導
電層を残す工程と、 上記コンタクトホール内に電極材料を選択成長させる工
程とを具備する半導体装置の製造方法。 3、少なくとも2つの第1、第2の半導体領域上に形成
した絶縁膜に形成した、該第1の半導体領域に対する第
1のコンタクトホールと、該第1のコンタクトホールよ
りも深い上記第2の半導体領域に対する第2のコンタク
トホールとを電極材料で埋め込む半導体装置の製造方法
において、第2のコンタクトホールを形成する工程と、
第2のコンタクトホール内に、第1、第2のコンタクト
ホールの深さの差に略等しい厚さの電極材料を選択成長
する工程と、 第1のコンタクトホールを形成する工程と、第1、第2
のコンタクトホール内に電極材料を同時に選択成長させ
る工程とを具備する半導体装置の製造方法。 4、少なくとも2つの第1、第2の半導体領域上に形成
した絶縁膜に形成した、該第1の半導体領域に対する第
1のコンタクトホールと、該第1のコンタクトホールよ
りも深い上記第2の半導体領域に対する第2のコンタク
トホールとを電極材料で埋め込む半導体装置の製造方法
において、第1、第2のコンタクトホールの一方を形成
する工程と、 該一方のコンタクトホール内に電極材料を選択成長させ
る工程と、 該電極材料上に選択成長防止膜を形成する工程と、 他方のコンタクトホールを形成する工程と、該他方のコ
ンタクトホール内に電極材料を選択成長させる工程とを
具備する半導体装置の製造方法。
[Claims] 1. An insulating film formed on at least two first and second semiconductor regions has a first contact hole for the first semiconductor region and a deeper contact hole than the first contact hole. A method for manufacturing a semiconductor device comprising the step of forming a second contact hole for the second semiconductor region, the step of forming a base conductive layer on at least the sidewall of the second contact hole, on which an electrode material can be selectively grown. A method for manufacturing a semiconductor device, comprising: simultaneously selectively growing an electrode material in the first and second contact holes. 2. A step of forming a contact hole in the insulating film formed on the semiconductor region, a forming step of selectively forming a metal nitride film on the bottom surface of the contact hole, and a step of forming an electrode material in the contact hole and on the insulating film. a step of forming a base conductive layer that can be selectively grown; a step of anisotropically etching the base conductive layer with a selectivity to the metal nitride film to leave the base conductive layer on the side wall of the contact hole; A method for manufacturing a semiconductor device, comprising the step of selectively growing an electrode material in a contact hole. 3. A first contact hole for the first semiconductor region formed in an insulating film formed on at least two first and second semiconductor regions, and a second contact hole deeper than the first contact hole. In a method for manufacturing a semiconductor device in which a second contact hole for a semiconductor region is filled with an electrode material, forming the second contact hole;
a step of selectively growing an electrode material having a thickness substantially equal to the difference in depth between the first and second contact holes in the second contact hole; a step of forming the first contact hole; Second
A method for manufacturing a semiconductor device, comprising the step of simultaneously selectively growing an electrode material in a contact hole. 4. A first contact hole for the first semiconductor region formed in an insulating film formed on at least two first and second semiconductor regions, and a second contact hole deeper than the first contact hole. A method for manufacturing a semiconductor device in which a second contact hole for a semiconductor region is filled with an electrode material, comprising the steps of forming one of the first and second contact holes, and selectively growing an electrode material in the one contact hole. manufacturing a semiconductor device comprising: a step of forming a selective growth prevention film on the electrode material; a step of forming another contact hole; and a step of selectively growing an electrode material in the other contact hole. Method.
JP1129885A 1989-05-23 1989-05-23 Method for manufacturing semiconductor device Expired - Fee Related JP2822208B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1129885A JP2822208B2 (en) 1989-05-23 1989-05-23 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1129885A JP2822208B2 (en) 1989-05-23 1989-05-23 Method for manufacturing semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP14536698A Division JP2894345B2 (en) 1998-05-27 1998-05-27 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH02308524A true JPH02308524A (en) 1990-12-21
JP2822208B2 JP2822208B2 (en) 1998-11-11

Family

ID=15020748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1129885A Expired - Fee Related JP2822208B2 (en) 1989-05-23 1989-05-23 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2822208B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0382126A (en) * 1989-08-25 1991-04-08 Hitachi Ltd Manufacture of semiconductor integrated circuit device
JPH0574955A (en) * 1991-09-11 1993-03-26 Nec Corp Manufacture of semiconductor device
JPH05152449A (en) * 1991-11-27 1993-06-18 Sharp Corp Manufacture of semiconductor device
US7214632B2 (en) * 2001-09-07 2007-05-08 Intel Corporation Using selective deposition to form phase-change memory cells

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62243325A (en) * 1986-04-15 1987-10-23 Matsushita Electric Ind Co Ltd Manufacture of semiconductor integrated circuit
WO1988004831A1 (en) * 1986-12-19 1988-06-30 Hughes Aircraft Company Conductive plug for contacts and vias on integrated circuits
JPS63172463A (en) * 1987-01-09 1988-07-16 Mitsubishi Electric Corp Semiconductor device
JPS63291437A (en) * 1987-05-25 1988-11-29 Toshiba Corp Semiconductor device
JPH01129132A (en) * 1987-11-13 1989-05-22 Matsushita Electric Ind Co Ltd Evaluator of characteristic of fluorescent lamp

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62243325A (en) * 1986-04-15 1987-10-23 Matsushita Electric Ind Co Ltd Manufacture of semiconductor integrated circuit
WO1988004831A1 (en) * 1986-12-19 1988-06-30 Hughes Aircraft Company Conductive plug for contacts and vias on integrated circuits
JPS63172463A (en) * 1987-01-09 1988-07-16 Mitsubishi Electric Corp Semiconductor device
JPS63291437A (en) * 1987-05-25 1988-11-29 Toshiba Corp Semiconductor device
JPH01129132A (en) * 1987-11-13 1989-05-22 Matsushita Electric Ind Co Ltd Evaluator of characteristic of fluorescent lamp

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0382126A (en) * 1989-08-25 1991-04-08 Hitachi Ltd Manufacture of semiconductor integrated circuit device
JPH0574955A (en) * 1991-09-11 1993-03-26 Nec Corp Manufacture of semiconductor device
JPH05152449A (en) * 1991-11-27 1993-06-18 Sharp Corp Manufacture of semiconductor device
US7214632B2 (en) * 2001-09-07 2007-05-08 Intel Corporation Using selective deposition to form phase-change memory cells

Also Published As

Publication number Publication date
JP2822208B2 (en) 1998-11-11

Similar Documents

Publication Publication Date Title
KR100268744B1 (en) Oxide strip that improves planarity
EP0465044A2 (en) Method of etching for integrated circuits with planarized dielectric
WO2003049186A3 (en) Transistor metal gate structure that minimizes non-planarity effects and method of formation
JP2006190947A (en) Recess gate and method for manufacturing semiconductor device equipped therewith
TW201926556A (en) Method for semiconductor fabrication
JPH09139429A (en) Manufacture of semiconductor device
JP3398735B2 (en) Method for manufacturing semiconductor device
EP0406025B1 (en) Method for fabricating a semiconductor device in which an insulating layer thereof has a uniform thickness
JP2892421B2 (en) Method for manufacturing semiconductor device
JPH04255251A (en) Semiconductor integrated circuit and manufacture thereof
JPH02308524A (en) Manufacture of semiconductor device
JPH02257640A (en) Manufacture of semiconductor element
JPH0579165B2 (en)
JPH04134827A (en) Manufacture of semiconductor device
JP2894345B2 (en) Method for manufacturing semiconductor device
US6887767B2 (en) Method for manufacturing semiconductor device
JPS6014471A (en) Manufacture of semiconductor device
JPS6068613A (en) Manufacture of semiconductor device
JP2003051536A (en) Wafer treatment method and production method for semiconductor device
JPS63296353A (en) Formation of contact hole
JPS61160976A (en) Manufacture of semiconductor device
KR100442153B1 (en) Method for forming a silicide gate line in a semiconductor dual damascene structure
JPH01184852A (en) Vlsi process masked with spacer
JPH02224245A (en) Selective formation method for metallic film
JPH05166754A (en) Manufacture or semiconductor device

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees