JPH02303128A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）産業上の利用分野 こノ発明は、ウェハの裏面を研削しｔウェハを所定の厚
み寸法とする研削工程を含む、半導体素子の製造方法に
関する。

（ｂ）従来の技術 ダイオードやトランジスタなどのディスクリート部品ま
たは半導体集積回路を製造する際のウェハプロセスでは
、一般に、シリコンウェハに対して、例えばエピタキシ
ャル成長、酸化、拡散および電極成形などの各種プロセ
ス技術によって素子または回路が形成される。

シリコン単結晶から切り出しおよび表面仕上げにより製
造するシリコンウェハの厚み寸法は前記ウェハプロセス
の各工程における機械的応力やダメージを考慮して４０
０〜５００μｍ程度に形成されているが、最終的な半導
体素子（チップ）の厚み寸法はサブストレートの電気的
抵抗および熱的抵抗を低下させる必要上、またはカード
型ＩＣなどの薄型化の要求に応じて、例えば１００〜゛
３００μｍまで薄くシなければならない。このような目
的でウェハの厚み寸法を小さくするため、従来よりウェ
ハの切断分離工程の前に裏面研削が行われている。

第３図に従来技術によるウェハの裏面研削の方法を工程
順に示す。

第３図において１はシリコンウェハ、２は保護フィルム
、３はエツチングレジスト膜である。まず同図（Ａ）に
示すようにウェハ１表面に保護フィルム２を貼付し、そ
の状態でサーフェイスグラインダなどを用い、ウェハの
裏面を研削することにより同図（Ｂ）のようにウェハ１
を所定寸法まで薄くする。続いて（Ｃ）、　　（Ｄ）に
示すように、保護フィルムを剥離し、ウェハの表面にエ
ツチングレジスト膜３を塗布形成する。その後、ウニへ
の裏面をエツチングして研削面の加工歪層を除去する（
Ｅ）。その後、エツチングレジスト膜３を除去して目的
のウェハ１を得る。その後は通常の切断分離工程で所定
のチップを切り出す。

（Ｃ）発明が解決しようとする課題 ところが、このような従来技術によろウェハの裏面を研
削する方法においては、第３図（Ｄ）に示したエツチン
グ工程で用いるエツチングレジスト膜として高価な高粘
度の厚膜用レジスト剤を用いる必要があり、コスト高に
なるという問題があった。このような高価なエツチング
レジスト剤を用いないで、第３図（Ａ）、　　（Ｂ）に
示した研削時の保護フィルム２をそのまま剥離しないで
エツチングレジスト膜として用いることも考えられるが
、もともとこの保護フィルムは剥離性がよく、密着性の
低いものであるため、エツチング工程においてウェハの
周囲からエツチング液が浸入し、ウェハ表面の一部がエ
ツチングされるという問題が生じる。

逆に、保護テープを用いないで厚膜用レジスト膜のみ用
いれば、厚膜の不均一性により、均一な研削ができない
といった問題が生じる。

この発明の目的は、従来の厚膜用エツチングレジストを
用いることなく、しかもウェハ表面の不要エツチングを
防止できるようにして従来の問題点を解消した、半導体
素子の製造方法を提供することにある。

（ｄ）課題を解決するための手段 この発明の半導体素子の製造方法は、ウェハ表面に保護
フィルムを被着させるとともに、少なくともこのフィル
ムの周囲にエツチングレジスト膜を被覆する保護層形成
工程と、 ウェハの裏面を研削してウェハを所定の厚み寸法とする
研削工程と、 ウェハの裏面をエツチングする工程と、前記エツチング
レジスト膜および保護フィルムを剥離する工程とを含ん
でなることを特徴としている。

（ｅ）作用 この発明の半導体素子の製造方法においては、ウェハの
裏面を研削する工程に先立つ保護層形成工程で、ウェハ
表面に保護フィルムが被着され、さらにこの保護フィル
ムの少なくとも周囲にエツチングレジスト膜が被覆され
る。研削工程では、ウェハが所定の厚み寸法となるまで
ウェハの裏面が研削される。エツチング工程ではウニへ
の裏面がエツチングされ、前記研削工程における加工歪
層が除去される。剥離工程では、エツチングレジスト膜
とともに保８隻フィルムが！ｌＩ離される。

前記エツチング工程の際、保護フィルムの周囲−にエツ
チングレジスト膜が被覆されているため、保護フィルム
の周囲とウェハ表面間からはエツチング液が浸入しない
。また、保護フィルム自体は従来と同様充分厚く、エツ
チングに耐える。従って保護フィルムの周囲および表面
に被覆するエツチングレジスト膜は安価な低粘度の薄膜
用エツチングレジストを用いることができる。しかも保
護フィルムとエツチングレジスト膜の剥離が同時に行わ
れるため、製造工程が単純化しコストダウンを図ること
ができる。

（ｆ）実施例 この発明の実施例である半導体素子の製造方法の各工程
を第１図（Ａ）〜（Ｅ）に示す。

第１図において１はシリコンウェハ、２は保護フィルム
、３はエツチングレジスト膜である。第１図（Ａ）〜（
Ｅ）に基づいて各工程を以下に説明する。

（１）保護層成形工程 第１図（Ａ）に示すように、まずウェハ１の表面に保護
フィルム２を貼付する。保護フィルム２の厚みは１００
μｍ程度であり、粘着面側には比較的粘着性の低い粘着
剤が形成されている。また保護フィルム２の直径はウェ
ハ１の直径より若干小さく、保護フィルム２の周囲がウ
ェハｌの周囲よりはみ出さない状態で被着させる。つづ
いて同図（Ｂ）に示すように、保護フィルム２の周囲お
よび表面にエツチングレジスト膜３をスピンコード法な
どにより被覆する。つづいて熱処理によってエツチング
レジスト膜３を硬化させる。

第２図はウェハ表面に保護フィルムとエツチングレジス
ト膜からなる保護層の形成状態を示している。このよう
に保護フィルム２をウェハｌの周辺部より突出しない位
置に被着させることにより、エツチングレジスト膜３を
塗布した際、保護フィルム２の周囲部分でウェハ１に直
接エツチングレジスト膜３ａが被覆される。

（２）研削工程 サーフェイスグラインダを用い、ウェハの裏面を研削し
、第１図（Ｃ）に示すようにウェハ１を所定の厚み寸法
とする。最終的な厚み寸法は、一般的な半導体集積回路
で３００μｍ、また一般的なディスクリート部品で１０
０〜２００μｍである。

（３）エソチング工程 つづいてＨＮ　Ｏ：ｌ　、　　ＨＦなどを主成分となる
シリコンエソチンダ液を用い、ウェハの裏面をエツチン
グする。これにより前工程における研削面の加工歪層を
除去する（同図（Ｄ））。

（４）剥離工程 その後、有機溶剤を用いウェハ表面を洗浄することによ
りエツチングレジスト膜３を剥離し、つづいて保護フィ
ルム２を物理的に剥離する（同図（Ｅ））。エツチング
レジスト膜３は、保護フィルム２の周辺部（第２図に示
した３ａ部分）のみある程度溶解された時点で、保護フ
ィルム２の周辺部をウェハ１表面から引き剥がすことに
よって、保護フィルム２と共にウェハ１から分離するこ
とができる。この保護フィルムの物理的剥離は自動化す
ることができ、短時間に保護フィルムとエツチングレジ
スト膜をウェハ表面から除去することができる。

以上のようにして所定の厚み寸法を有するウェハを製造
することができる。

（ｇ）発明の効果 この発明によれば、ウェハの研削工程およびエソチング
工程においてウェハ表面を保護する保護層を、保護フィ
ルムとエツチングレジスト膜の積層構造としたことによ
り、被覆すべきエツチングレジスト膜の膜厚は薄くとも
、前記保護層は研削工程およびエツチング液程おいてウ
ェハ表面を確実に保護することができる。また、ウェハ
表面の周囲には、保護フィルムの厚み分だけエツチング
レジスト膜が被覆されるため、保護フィルム周囲からの
エツチング液の浸入がな（、ウェハ表面の不要工・７チ
ングが防止される。このように低粘度の安価な薄膜用エ
ツチングレジスト膜を用いることができ、しかも保護フ
ィルムとエツチングレジスト膜を同時に剥離することが
できるため、材料コストおよび製造コストの両面でコス
トダウンを図ることができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｅ）はこの発明の実施例である半導体
素子の製造方法の手順を示す図、第２図は同方法におけ
る保護層の構造を表す断面図である。第３図（Ａ）〜（
Ｆ）は従来の半導体素子の製造方法の手順を示す図であ
る。 １−シリコンウェハ、 ２−保護フィルム、 ３−エツチングレジスト膜。

Claims (1)

【特許請求の範囲】
1. （１）ウェハ表面に保護フィルムを被着させるとともに
   、少なくともこのフィルムの周囲にエッチングレジスト
   膜を被覆する保護層形成工程と、ウェハの裏面を研削し
   てウェハを所定の厚み寸法とする研削工程と、 ウェハの裏面をエッチングする工程と、 前記エッチングレジスト膜および保護フィルムを剥離す
   る工程とを含んでなる半導体素子の製造方法。