JPH02300814A - 電源回路開閉装置 - Google Patents
電源回路開閉装置Info
- Publication number
- JPH02300814A JPH02300814A JP1120350A JP12035089A JPH02300814A JP H02300814 A JPH02300814 A JP H02300814A JP 1120350 A JP1120350 A JP 1120350A JP 12035089 A JP12035089 A JP 12035089A JP H02300814 A JPH02300814 A JP H02300814A
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- 238000001514 detection method Methods 0.000 claims abstract description 5
- 239000003990 capacitor Substances 0.000 abstract description 11
- 230000005611 electricity Effects 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、′１ｔｆＸ回路を開閉制御する電源回路開
閉装置に関するものである。
閉装置に関するものである。
第３図は、従来のこの種の電源回路開閉装置の概要構成
を示す回路接続図である。 この第３図構成において、１は図示しない被制御装置に
電源を供給開始する時点で使用する電源役人スイッチ、
２は電源投入スイッチｌに並列に配置されて被制御装置
に電源を接続するスイッチング用トランジスタ、５はト
ランジスタ２のベース電流を開閉するスイッチング用ト
ランジスタであり、３．４および６はこれらの各スイッ
チング用トランジスタ２および５のコレクタ電流、ベー
ス電流を制御するバイアス抵抗である。７は供給される
’ｍａｍ圧を検出して前記トランジスタ５にベース電流
を供給する出力ボートをもった中央演算処理装置（以ド
、ＣＰＵと呼ぶ）、８はリセット回路である。 次に動作について説明する。 まず、被制御装置を動作させるために電源役人スイッチ
１を閉じると、ＣＰＵ７に電源電圧が供給され、このＣ
ＰＵ７では、リセット回路８によって設定されたあるリ
セット時間の経過後、内部（または外部）プログラムに
より動作を開始し、最初に任意の出力ボート（こ）では
Ｐｌとする）を１１１ノベルにする（つまり、この場合
、最初に出力ボートＰ１がＨレベルとなるようにプログ
ラムを組んでおく）。 前記出力ボートＰ１が１ルベルになると、こオ］に接続
されたスイッチング用トランジスタ５のペースに電流が
流わ、て導通状態となり、かつこのＩ・ランジスタ５の
導通に伴ない、続いてスイッチング用トランジスタ２も
導通状態になり、而記被制御装置に対して、ＭＩＲ投入
スイッチ１およびトランジスタ２の並列回路から電源′
ｉｔ流が供給される。なお、首記電源投入スイッチ１は
非ロツク形式のスイッチであって、こわを投入後、開放
１７ても並列に配置されたトランジスタ２を通して、被
制御装置に電源電流が供給され続けることになるもので
、このように構成される電源投入回路によって、こへで
は、いわゆる、ロック形式のスイッチと同等な作用が達
成される。 また、前記被制御装置への電源の接続を開く場合には、
外部からの信号、または内部プログラムによってＣＰＵ
７が処理することで、出力ボートＰ１かＬレベルになり
、ｉ・ランジスタ５．ついＣトランジスタ２が非導通状
態になって、この被ル制御装置への電源′Ｉｔ流の供給
が停止される。
を示す回路接続図である。 この第３図構成において、１は図示しない被制御装置に
電源を供給開始する時点で使用する電源役人スイッチ、
２は電源投入スイッチｌに並列に配置されて被制御装置
に電源を接続するスイッチング用トランジスタ、５はト
ランジスタ２のベース電流を開閉するスイッチング用ト
ランジスタであり、３．４および６はこれらの各スイッ
チング用トランジスタ２および５のコレクタ電流、ベー
ス電流を制御するバイアス抵抗である。７は供給される
’ｍａｍ圧を検出して前記トランジスタ５にベース電流
を供給する出力ボートをもった中央演算処理装置（以ド
、ＣＰＵと呼ぶ）、８はリセット回路である。 次に動作について説明する。 まず、被制御装置を動作させるために電源役人スイッチ
１を閉じると、ＣＰＵ７に電源電圧が供給され、このＣ
ＰＵ７では、リセット回路８によって設定されたあるリ
セット時間の経過後、内部（または外部）プログラムに
より動作を開始し、最初に任意の出力ボート（こ）では
Ｐｌとする）を１１１ノベルにする（つまり、この場合
、最初に出力ボートＰ１がＨレベルとなるようにプログ
ラムを組んでおく）。 前記出力ボートＰ１が１ルベルになると、こオ］に接続
されたスイッチング用トランジスタ５のペースに電流が
流わ、て導通状態となり、かつこのＩ・ランジスタ５の
導通に伴ない、続いてスイッチング用トランジスタ２も
導通状態になり、而記被制御装置に対して、ＭＩＲ投入
スイッチ１およびトランジスタ２の並列回路から電源′
ｉｔ流が供給される。なお、首記電源投入スイッチ１は
非ロツク形式のスイッチであって、こわを投入後、開放
１７ても並列に配置されたトランジスタ２を通して、被
制御装置に電源電流が供給され続けることになるもので
、このように構成される電源投入回路によって、こへで
は、いわゆる、ロック形式のスイッチと同等な作用が達
成される。 また、前記被制御装置への電源の接続を開く場合には、
外部からの信号、または内部プログラムによってＣＰＵ
７が処理することで、出力ボートＰ１かＬレベルになり
、ｉ・ランジスタ５．ついＣトランジスタ２が非導通状
態になって、この被ル制御装置への電源′Ｉｔ流の供給
が停止される。
従来の電源回路開閉装置は、以トのように構成されてい
るために、装置の主電源が瞬断してＣＰＵ７がリセット
された場合とか、または静電気などの外部からの雑音に
よってＣＰＵ７かリセットされた場合などには、このＣ
Ｐ［Ｊ７の出力ボートＰ１がＬレベルになり、被■制御
装置への′ｉ′Ｉｆ滝供給が停止されて、その動作が絶
たわることになるという課題があった。 この発明は、前記のような課題を解消するためじなされ
たもので、装置へ供給するに電源の瞬断とか、または外
部からの雑音などによっても、被制御装置への電流供給
を停止させずに、これを安定して動作できるようにした
電源回路開閉装置を得ることを目的とする。
るために、装置の主電源が瞬断してＣＰＵ７がリセット
された場合とか、または静電気などの外部からの雑音に
よってＣＰＵ７かリセットされた場合などには、このＣ
Ｐ［Ｊ７の出力ボートＰ１がＬレベルになり、被■制御
装置への′ｉ′Ｉｆ滝供給が停止されて、その動作が絶
たわることになるという課題があった。 この発明は、前記のような課題を解消するためじなされ
たもので、装置へ供給するに電源の瞬断とか、または外
部からの雑音などによっても、被制御装置への電流供給
を停止させずに、これを安定して動作できるようにした
電源回路開閉装置を得ることを目的とする。
【課題を解決するためのＬ段］
この発明に係る電源回路開閉装置は、電源電圧を検出し
て処理するＣＰＵの検出々内部に、所定時間の間だけ、
その検出々力を保持１”る保持回路を接続させ、この保
持回路からの出力によって、電源投入スイッチに並列に
配置されたスイッチング用トランジスタを導通制御させ
るようにしたものである。 【作用】 この発明における電源回路開閉装置では、電源電圧を検
出する。つまり電源供給回路を閉じたことを検出して処
理するＣＰＵの検出々力を、保持回路によって所定時間
だけ保持させるようにすることで、たとえＣＰ ［Ｊが
リセッ］・状態になり、その出力がなくなったと１ノで
も、保持回路による保持時間の間、出力があるものと見
做し得る回路を構成させているために、被制御装置への
Ｍ、流供給が停止されることはなく、こわを安定して動
作させ得る。
て処理するＣＰＵの検出々内部に、所定時間の間だけ、
その検出々力を保持１”る保持回路を接続させ、この保
持回路からの出力によって、電源投入スイッチに並列に
配置されたスイッチング用トランジスタを導通制御させ
るようにしたものである。 【作用】 この発明における電源回路開閉装置では、電源電圧を検
出する。つまり電源供給回路を閉じたことを検出して処
理するＣＰＵの検出々力を、保持回路によって所定時間
だけ保持させるようにすることで、たとえＣＰ ［Ｊが
リセッ］・状態になり、その出力がなくなったと１ノで
も、保持回路による保持時間の間、出力があるものと見
做し得る回路を構成させているために、被制御装置への
Ｍ、流供給が停止されることはなく、こわを安定して動
作させ得る。
以下、この発明Ｖ係る電源回路開閉装置の各別の実施例
を第１図および第２図について１説明する。 第１図はこの発明の一実施例を通用した′ｉ？ｆ源回路
開回路開閉装置構成を示す回路接続図である。 この第１図実施例構成において、前記第３図従来例構成
と同一符号は同一または相当部分を表わしており、また
、９は前記ＣＰＵ７の出力ボートＰ１とスイッチング用
トランジスタ５のベースとの間に接続された保持回路（
こＮでは、タイマ回路）、１０おＪ：び１１は保持回路
９の時定数を決定する抵抗およびコンデンサ、１２は首
記トランジスタ５のベース電流を制御する抵抗である。 次に動作について説明する。 この第１図実施例構成においては、被制御装置を動作さ
せるために、電源投入スイッチ１を閉じると、ＣＰＵ７
に電源電圧が供給され、このＣＰＵ７では、リセット回
路８によって設定されたあるリセット時間の経過後、内
部（または外部）プログラムにより動作を開始して出力
ボートＰ１かＨレベルになる。すなわち、こへまでは、
前記した従来例構成の場合と全く同様である。 しかｌノて、首記出カポ−１−ＰＩがＨレベルになると
、保持回路９は、抵抗１０．およびコンデンサ１１で決
定された時定数Ｃよる所定の〃延時間接、スイッチング
用トランジスタ５のベースに電流が流わ、このトランジ
スタ５．ついでスイッチング用トランジスタ２が順次に
そわぞれ導通状態になり、航記電＃投入スイッチ１を開
いても、並列配置されたトランジスタ２を通して、被制
御装置に電源電流が供給される。 こ）で、装置の主電源が瞬断してＣＰＵ７かリセットさ
れた場合、または静電気などの外部Ｈ４’ｆによりＣＰ
Ｕ７がリセットされた場合などには。 一旦、このＣＰＵ７の出力ポートＰ１がＬｌノベルにな
るが、このとき、保持回路９ては、コンデンサ１１に充
電された電荷により、スイッチング用トランジスタ５へ
のベース電流が流わ続けて、このトランジスタ５．およ
びトランジスタ２が導通状態を継続するために、前記し
た所定の遅延時間の間、被制御装置への電源電流は、供
給され続けることになる。 そｌノて、前記ＣＰＵ７がリセット解除された凌は、前
記した電１ｆ１２投入スイッチ１を閉じた直後の動作Ｃ
復帰して、再度、前記出力ポートｐｉがＨ１ノヘルにな
り、＋’５ｆ記被ルＪ５１装置への電源′混流が供給さ
Ｊ１続けるのである。 またこＮで、前記ＣＰＵ７のリセット時間を決定すると
ころの９リセット回路８のリセット時間をＴ、わとし１
、抵抗１０．およびコンデンサ１１で構成される保持回
路（タイマ回路）９の時定数をＮＣＲとすれば、主電源
の許容される瞬断時間Ｔ。 は、 Ｔ、 ＝ Ｔｃ、−Ｔ、ａ となる。 さらに、この場合、前記ＣＰＵ７については、以りに説
明した電ｉ１没人動作処理を行なった後。 他の機能などのルＪ８処理を適宜に行なう。 前記第１図に示す実施例構成においては、保持回路（タ
イマ回路）９として、抵抗１ｏ、およびコンデンサ１１
を用いる場合について述べたが、他の実施例構成として
は、第２図に示されているように、抵抗１０と並列にダ
イオード１３．およヒ抵抗１４を接続させて用いてもよ
い。 そして、この第２図実施例構成においても、ｉｆｆ例に
場合と同様に、電源投入スイッチ１を閉じると、ＣＰ
Ｕ ７の出力ポートＰ１が１（レベルとなるが、このと
き、コンデンサ１！への充電電流は、ダイオード１３を
通して流れるために、このコンデンサ１１の充電時間を
短縮できる。すなわち。 こわを換言すると、電源投入スイッチ１を投入した後、
スイッチング用トランジスタ２が導通状態（なるまでの
時間、ひいては電源投入スイッチ１を閉じている（押し
ている）時間を効果的に短縮させることができる。 また、この第２図実施例構成の場合、コンデンサ１１の
放電時間については、１ｆｌｆ例の場合と全く同様であ
り、装置ｔ＝源の瞬断によるＣＰＵ７のリセット、およ
び静電気などの外部雑音によるＣＰＵＴのリセットのそ
れぞれに対しても、同様な効果を奏し得る。 なおまた、＋ｆｒｆ記第１図、第２図の各実施例におい
ては、保持回路（タイマ回路）に抵抗、コンデンサによ
る時定数回路を採用しているが、これ虹代えて、タイマ
用ＩＣなどを採用しても同様な効果か得られる。
を第１図および第２図について１説明する。 第１図はこの発明の一実施例を通用した′ｉ？ｆ源回路
開回路開閉装置構成を示す回路接続図である。 この第１図実施例構成において、前記第３図従来例構成
と同一符号は同一または相当部分を表わしており、また
、９は前記ＣＰＵ７の出力ボートＰ１とスイッチング用
トランジスタ５のベースとの間に接続された保持回路（
こＮでは、タイマ回路）、１０おＪ：び１１は保持回路
９の時定数を決定する抵抗およびコンデンサ、１２は首
記トランジスタ５のベース電流を制御する抵抗である。 次に動作について説明する。 この第１図実施例構成においては、被制御装置を動作さ
せるために、電源投入スイッチ１を閉じると、ＣＰＵ７
に電源電圧が供給され、このＣＰＵ７では、リセット回
路８によって設定されたあるリセット時間の経過後、内
部（または外部）プログラムにより動作を開始して出力
ボートＰ１かＨレベルになる。すなわち、こへまでは、
前記した従来例構成の場合と全く同様である。 しかｌノて、首記出カポ−１−ＰＩがＨレベルになると
、保持回路９は、抵抗１０．およびコンデンサ１１で決
定された時定数Ｃよる所定の〃延時間接、スイッチング
用トランジスタ５のベースに電流が流わ、このトランジ
スタ５．ついでスイッチング用トランジスタ２が順次に
そわぞれ導通状態になり、航記電＃投入スイッチ１を開
いても、並列配置されたトランジスタ２を通して、被制
御装置に電源電流が供給される。 こ）で、装置の主電源が瞬断してＣＰＵ７かリセットさ
れた場合、または静電気などの外部Ｈ４’ｆによりＣＰ
Ｕ７がリセットされた場合などには。 一旦、このＣＰＵ７の出力ポートＰ１がＬｌノベルにな
るが、このとき、保持回路９ては、コンデンサ１１に充
電された電荷により、スイッチング用トランジスタ５へ
のベース電流が流わ続けて、このトランジスタ５．およ
びトランジスタ２が導通状態を継続するために、前記し
た所定の遅延時間の間、被制御装置への電源電流は、供
給され続けることになる。 そｌノて、前記ＣＰＵ７がリセット解除された凌は、前
記した電１ｆ１２投入スイッチ１を閉じた直後の動作Ｃ
復帰して、再度、前記出力ポートｐｉがＨ１ノヘルにな
り、＋’５ｆ記被ルＪ５１装置への電源′混流が供給さ
Ｊ１続けるのである。 またこＮで、前記ＣＰＵ７のリセット時間を決定すると
ころの９リセット回路８のリセット時間をＴ、わとし１
、抵抗１０．およびコンデンサ１１で構成される保持回
路（タイマ回路）９の時定数をＮＣＲとすれば、主電源
の許容される瞬断時間Ｔ。 は、 Ｔ、 ＝ Ｔｃ、−Ｔ、ａ となる。 さらに、この場合、前記ＣＰＵ７については、以りに説
明した電ｉ１没人動作処理を行なった後。 他の機能などのルＪ８処理を適宜に行なう。 前記第１図に示す実施例構成においては、保持回路（タ
イマ回路）９として、抵抗１ｏ、およびコンデンサ１１
を用いる場合について述べたが、他の実施例構成として
は、第２図に示されているように、抵抗１０と並列にダ
イオード１３．およヒ抵抗１４を接続させて用いてもよ
い。 そして、この第２図実施例構成においても、ｉｆｆ例に
場合と同様に、電源投入スイッチ１を閉じると、ＣＰ
Ｕ ７の出力ポートＰ１が１（レベルとなるが、このと
き、コンデンサ１！への充電電流は、ダイオード１３を
通して流れるために、このコンデンサ１１の充電時間を
短縮できる。すなわち。 こわを換言すると、電源投入スイッチ１を投入した後、
スイッチング用トランジスタ２が導通状態（なるまでの
時間、ひいては電源投入スイッチ１を閉じている（押し
ている）時間を効果的に短縮させることができる。 また、この第２図実施例構成の場合、コンデンサ１１の
放電時間については、１ｆｌｆ例の場合と全く同様であ
り、装置ｔ＝源の瞬断によるＣＰＵ７のリセット、およ
び静電気などの外部雑音によるＣＰＵＴのリセットのそ
れぞれに対しても、同様な効果を奏し得る。 なおまた、＋ｆｒｆ記第１図、第２図の各実施例におい
ては、保持回路（タイマ回路）に抵抗、コンデンサによ
る時定数回路を採用しているが、これ虹代えて、タイマ
用ＩＣなどを採用しても同様な効果か得られる。
以上のように、この発明によれば、被制御装置への電流
供給を行なう場合、電＃没人に伴なう電源電圧を検出し
て処理するＣＰＵの出力に対し、この出力を所定時間だ
け保持させる保持回路を接続させ、この保持回路の出力
によって電源投入を維持するスイッチング用トランジス
タを導通制御させるように１ノだので、ＣＰＵがリセッ
ト状態になっても、保持回路による保持時間の間、被Ｉ
ＩＩ御装置への電流供給が停止されることはなく、安定
した動作が可能で、装置の信頼性を格段に高め得るとい
う効果がある。
供給を行なう場合、電＃没人に伴なう電源電圧を検出し
て処理するＣＰＵの出力に対し、この出力を所定時間だ
け保持させる保持回路を接続させ、この保持回路の出力
によって電源投入を維持するスイッチング用トランジス
タを導通制御させるように１ノだので、ＣＰＵがリセッ
ト状態になっても、保持回路による保持時間の間、被Ｉ
ＩＩ御装置への電流供給が停止されることはなく、安定
した動作が可能で、装置の信頼性を格段に高め得るとい
う効果がある。
第１図はこの発明に係る電源回路開閉装置の一実施例に
よる概要構成を示す回路接続図、第２図は同上装置の他
の実施例による概要構成を示す回路接続図、第３図は従
来例による同１装置の概要構成を示す回路接続図である
。 １は′准源投入スイッチ、２．５はスイッチング用トラ
ンジスタ、３，４．６はバーｆアス抵抗、７は中央演算
処理装置（ｃｐｕ）、ａはリセット回路、９は保持回路
、１０．１１は保持回路９の時定数決定用抵抗、および
コンデンサである。 なお、図中、同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 − 代理人 弁理士 １） 澤 博 昭 ）（外２
名）′−□ 第１図 １：ｆ！ｊ２．ＬごＺイ、−ヒ １０、Ｈ峙２１＊＆”ＺｖｌＡａ聰Ｔ？ｃ、Ｅ＞Ｙンサ
第２図 尖 ↓ ６：八イヱス低Ｊ九
よる概要構成を示す回路接続図、第２図は同上装置の他
の実施例による概要構成を示す回路接続図、第３図は従
来例による同１装置の概要構成を示す回路接続図である
。 １は′准源投入スイッチ、２．５はスイッチング用トラ
ンジスタ、３，４．６はバーｆアス抵抗、７は中央演算
処理装置（ｃｐｕ）、ａはリセット回路、９は保持回路
、１０．１１は保持回路９の時定数決定用抵抗、および
コンデンサである。 なお、図中、同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 − 代理人 弁理士 １） 澤 博 昭 ）（外２
名）′−□ 第１図 １：ｆ！ｊ２．ＬごＺイ、−ヒ １０、Ｈ峙２１＊＆”ＺｖｌＡａ聰Ｔ？ｃ、Ｅ＞Ｙンサ
第２図 尖 ↓ ６：八イヱス低Ｊ九
Claims (1)
- 電源投入スイッチと、前記電源投入スイッチに並列に配
置されたスイッチング用トランジスタと、前記電源投入
スイッチの投入を検出処理して出力し、前記スイッチン
グ用トランジスタを導通保持する中央演算処理装置とを
備えた電源回路開閉装置において、前記中央演算処理装
置の検出出力を所定時間だけ保持して、前記スイッチン
グ用トランジスタを導通維持する保持回路を設けたこと
を特徴とする電源回路開閉装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120350A JPH02300814A (ja) | 1989-05-16 | 1989-05-16 | 電源回路開閉装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120350A JPH02300814A (ja) | 1989-05-16 | 1989-05-16 | 電源回路開閉装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02300814A true JPH02300814A (ja) | 1990-12-13 |
Family
ID=14784055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1120350A Pending JPH02300814A (ja) | 1989-05-16 | 1989-05-16 | 電源回路開閉装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02300814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012048521A (ja) * | 2010-08-27 | 2012-03-08 | Oki Data Corp | 電源制御回路、及び電源制御回路を有する画像形成装置 |
| JP2017178086A (ja) * | 2016-03-30 | 2017-10-05 | 株式会社デンソー | 電子制御装置 |
-
1989
- 1989-05-16 JP JP1120350A patent/JPH02300814A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012048521A (ja) * | 2010-08-27 | 2012-03-08 | Oki Data Corp | 電源制御回路、及び電源制御回路を有する画像形成装置 |
| JP2017178086A (ja) * | 2016-03-30 | 2017-10-05 | 株式会社デンソー | 電子制御装置 |
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