JPH0229993A - デュアルポートｒａｍの初期化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、第１のマイクロプロセッサがデュアルポート
ＲＡＭを介して第２のマイクロプロセッサとの間でハン
ドシェイク通信を行うに際して、前記両マイクロプロセ
ッサによって該ＲＡＭ内に立てることが必要になる諸フ
ラグを、通信開始に先立って第１のマイクロプロセッサ
によって初期化するデュアルポートＲＡＭの初期化回路
に関するものである。

〔従来の技術〕

第３図はマルチマイクロプロセッサシステムの構成例を
示すブロック図である。同図において、１．２はそれぞ
れマイクロプロセッサ、３はデュアルポートＲＡＭ　（
入出力ボートを２組備えたＲＡＭ）　、ａ、ｂはそれぞ
れデータバス、である。

マイクロプロセッサ１，２間のハンドシェイク通信につ
いて説明する。第１のマイクロプロセッサ１は通信すべ
きデータをバスａを介してＲＡＭ３に書き込むと、ＲＡ
Ｍ３に予め用意されている複数個のフラグの中の第１の
フラグを立ててその旨を示す。すると、第２のマイクロ
プロセッサ２がフラグを監視していて第１のフラグが立
ったことを知ると、マイクロプロセッサ１がＲＡＭ３に
書き込んだデータを該ＲＡＭ３から読み出す。そして読
み出したことを示すために第２のフラグを立てると共に
、第１のフラグは倒しておく。

第１のマイクロプロセッサ１もフラグを監視していて、
第２のフラグが立ったことを知ると、次のデータをＲＡ
Ｍ３に書き込み、そして第１のフラグを立てると共に、
第２のフラグは倒してお（。

以下、同様にして第１のマイクロプロセッサ１と第２の
マイクロプロセッサ２との間では、デュアルポートＲＡ
Ｍ３を介してハンドシェイク通信が行われる。

かかるハンドシェイク通信に先立って電源投入が行われ
るわけであるが、電源投入直後のデュアルボー）ＲＡＭ
の内容は一般に不定であり、従ってフラグの値も正常な
値でないことが多いので、どちらか一方のマイクロプロ
セッサを使ってフラグを初期化することが行われる。

仮に第１のマイクロプロセッサによって初期化が行われ
るものとすると、その間第２のマイクロプロセッサがデ
ュアルボー）ＲＡＭにアクセスしないようにしなければ
ならない。

従来このような場合、第１のマイクロプロセッサが初期
化のプログラムを作動させてフラグの初期化を行ってい
る間、第２のマイクロプロセッサの側では、予めフラグ
の初期化が終了するまでに要する時間を見込んで設定し
たソフトウェアタイマでフラグの初期化が終了するのを
待ち、その間デュアルポート　ＲＡ　Ｍにアクセスしな
いようにしていた。

第４図はかかるプログラムを示すフローチャートである
。即ち第４図（イ）が第１のマイクロプロセッサが行う
初期化のプログラムを示すチャートであり、第４図（ロ
）が第２のマイクロプロセッサがソフトウェアタイマで
フラグの初期化が終了するのを待つプログラムを示すチ
ャートである。

第４図（ロ）では、ループ回数セントによりソフトウェ
アタイマの時間設定が行われている。

第１のマイクロプロセッサがフラグの初期化を終了して
通信プログラムＡに入るまで、第２のマイクロプロセッ
サは通信プログラムＢに入れないようにループ回数を決
定していることが理解されるであろう。

〔発明が解決しようとする課題〕

上記従来技術においては、システムが大容量化してデュ
アルポートＲＡＭ内に用意するフラグ（マイクロプロセ
ッサ間通信に必要とするフラグ）の数が増大した場合に
は、第１のマイクロプロセッサがその初期化を行うに要
する時間も長くなるので、その間第２のマイクロプロセ
ッサが唯ループして待っている（遊んでいる）のでは、
システム全体として処理効率が悪くなるという問題があ
る。

またフラグの初期化が終了するまで両マイクロプロセッ
サ間では通信が行われないので、第１のマイクロプロセ
ッサが初期化を終了しても第２のマイクロプロセッサは
そのことを直接的には認識できない。従って初期化が実
際には終了してデュアルポートＲＡＭへのアクセスが可
能になったのにアクセスが遅れたりすることが起こり得
る。

本発明の目的は、上述した従来技術における問題点を解
決し、第１のマイクロプロセッサが初期化を行っている
間、第２のマイクロプロセッサではそれとは無関係に別
の処理を独立に行うことができ、その間に誤って第２の
マイクロプロセッサがデュアルボー）ＲＡＭにアクセス
しようとしても、初期化が終了していない限りアクセス
が許されず、反面初期化が終了すれば第２のマイクロプ
ロセッサで直接そのことを認識でき、直ちにデュアルボ
ー）ＲＡＭへのアクセスが許されるようにしたデュアル
ポートＲＡＭの初期化回路を提供することにある。

〔課題を解決するための手段〕

上記目的達成のため１０本発明では、第１のマイクロプ
ロセッサがデュアルポートＲＡＭを介して第２のマイク
ロプロセッサとの間でハンドシエイり通信を行うに際し
て、前記両マイクロプロセッサによって該ＲＡＭ内に立
てることが必要になる諸フラグを、通信開始に先立って
第１のマイクロプロセッサによって初期化するデュアル
ポートＲＡＭの初期化回路において、カウンタとアクセ
ス許可回路を具備した。

〔作用〕

前記カウンタは、第１のマイクロプロセッサがデュアル
ボー）ＲＡＭにアクセスして１個のフラグを初期化する
毎にそのことをカウントして、所定個数のフラグの初期
化が完了するとそのことを検出して完了信号を出力する
。そして前記アクセス許可回路は、前記カウンタから完
了信号が出力されない限り第２のマイクロプロセッサに
よるデュアルポートＲＡＭへのアクセスを許さず、完了
信号が出力されるとそれ以後アクセスを許す。

その結果、第１のマイクロプロセッサが初期化を行って
いる間、第２のマイクロプロセッサではそれとは無関係
に別の処理を独立に行うことができ、その間に誤って第
２のマイクロプロセッサがデュアルポートＲＡＭにアク
セスしようとしても、それは許されず、初期化が終了す
れば直ちにそのことを認識でき、デュアルポートＲＡＭ
へのアクセスが可能になる。

〔実施例〕

第１図は本発明の一実施例を示す回路図である。

同図において、１．２はそれぞれマイクロプロセッサ、
３はデュアルポートＲＡＭ、４はカウンタ、５はＮＯＲ
ゲート、６はＯＲゲート、７．８はそれぞれアドレスデ
コーダ、である。

以下、本発明に関係した動作を説明する。

電源投入直後マイクロプロセッサ１がデュアルポートＲ
ＡＭ３に用意されたフラグの初期化のためのデータ書き
込みを行うものとする。

マイクロプロセッサ１．ががかるフラグ初期化のための
データ書き込みを行うとき、マイクロプロセッサ１から
のアドレス信号ｉがデコーダ７でデコードされてチップ
セレクト信号Ｃが出力されると共に、ライト信号ｅが出
力され、両信号ｃ、　　ｅ共にローレベルになり、書き
込みが終了すると両信号ｃ、ｅは共にハイレベルに戻る
ので、ＮＯＲゲート５はマイクロプロセッサ１がフラグ
の初期化データを１つ書き込む毎にパルス信号ｆを１個
出力し、カウンタ４はこのパルス信号ｆをカウントする
。

仮に初期化すべきフラグの数が１５個であったとする。

以上のようにマイクロプロセッサ１が動作してＮＯＲゲ
ート５が合計１５個のパルス信号を出力し、カウンタ４
がこれをカウントし終えたとすると、このカウンタ４は
、その出力信号ｇをハイに転じ、それ以上パルス信号ｆ
が入力されてもそのカウントは行わず、出力信号ｇをハ
イレベルに維持するようになっている。

一方マイクロプロセッサ２は、マイクロプロセッサ１が
フラグ初期化のためのデータ書き込みを行っている間、
全く独立に別の仕事を行うことができるが、若し誤って
デュアルポートＲＡＭ３にアクセスしようとしても、こ
のときは、マイクロプロセッサ２のアドレス信号ｊをア
ドレスデコーダ８においてデコードして得られるチップ
セレクト信号ｄもカウンタ４の出力信号ｇも共にローレ
ベルであるので、ＯＲゲート６からマイクロプロセッサ
２ヘローレベルのレディ　（ＲＥＡＤＹ）信号りが入力
され、マイクロプロセッサ２はノットＬｆ’４　（ＮＯ
Ｔ　　ＲＥＡＤＹ）状態となってマイクロプロセッサ２
によるデュアルポートＲＡＭ３へのアクセスは保留され
る。

マイクロプロセッサ１によるフラグ初期化のためのデー
タ書き込みが終了すると、カウンタ４の出力信号ｇがハ
イレベルとなり、このときチップセレクト信号ｄはハイ
レベルであるので、ＯＲゲート６からマイクロプロセッ
サ２へ入力されるレディ（ＲＥＡＤＹ）信号りもハイレ
ベルとなり、マイクロプロセッサ２のノットレディ　（
ＮＯＴＲＥＡＤＹ）状態は解除される。従ってマイクロ
プロセッサ１と２の間での正常なデータ通信がアドレス
バスａ１デュアルポートＲＡＭ３、アドレスバスｂを介
して行われ得る状態となる。

第２図は第１図におけるカウンタ４の具体例を示した回
路図である。第２図において、９は４ビフトバイナリカ
ウンタ、１０は４人力ＡＮＤゲート（１１はインバータ
ゲート、である。

４ビツトバイナリカウンタ９は、最初マイクロプロセッ
サ１又は２からの図示せざるリセット信号によりクリア
され、このとき出力信号ｇはローレベルにある。そして
パルス信号ｆをカウントしてゆき、そのカウント値が１
５になるとその出力ＱＡ、ＱＢ、ＱＣ，ＱＤがすべてハ
イレベルとなり、出力信号ｇはハイレベルとなる。

このとき４ビツトバイナリカウンタ９のイネーブル（ｅ
ｎａｂｌｅ）端子には、インバータゲート１１を介して
ローレベルの信号が入力されるので、この時点でカウン
タ９はカウントを止め、それ以降はパルス信号ｆが入力
されてもこれをカウントすることはせず、出力信号ｇを
ハイレベルに維持する。

以上は初期化すべきフラグの数が１５の場合であったが
、それ以外の数の場合には４人力ＡＮＤゲートｌＯを他
の論理ゲートに置換することにより対処できるし、また
４ビツトの数取上のカウント回数が必要であれば他の４
ビツトバイナリカウンタを用意してカスケード接続すれ
ばよい。

〔発明の効果〕 以上説明したように、本発明によれば、デュアルポート
ＲＡＭを用いたマイクロプロセッサシステムにおいて、
２つのマイクロプロセッサ間でデータ通信を行う際に必
要なフラグの初期化に際し、一方のマイクロプロセッサ
がその初期化を行っている間、他のマイクロプロセッサ
ではフラグの初期化に同期するためのソフトウェアタイ
マループから解放されて他の仕事を行うことができ、誤
ってデュアルポートＲＡＭにアクセスしようとしてもそ
れは阻止されるので異常なデータを書き込んだり読み出
したりすることがないという利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図における々ウンタの具体例を示す回路図、第３図はマ
ルチマイクロプロセッサシステムの構成例を示すブロッ
ク図、第４図は従来のフラグ初期化のプログラムを示す
フローチャート、である。 符号の説明 １．２・・・マイクロプロセッサ、３・・・デュアルポ
ートＲＡＭ、４・・・カウンタ、５・・・ＮＯＲゲート
、６・・・ＯＲゲート、７，８・・・アドレスデコーダ
第１　図 代理人　弁理士　並　木　昭　夫

Claims (1)

【特許請求の範囲】
1. １）第１のマイクロプロセッサがデュアルポートＲＡＭ
   を介して第２のマイクロプロセッサとの間でハンドシェ
   イク通信を行うに際して、前記両マイクロプロセッサに
   よって該ＲＡＭ内に立てることが必要になる諸フラグを
   、通信開始に先立って第１のマイクロプロセッサによっ
   て初期化するデュアルポートＲＡＭの初期化回路におい
   て、第１のマイクロプロセッサがデュアルポートＲＡＭ
   にアクセスして１個のフラグを初期化する毎にそのこと
   をカウントして、所定個数のフラグの初期化が完了する
   とそのことを検出して完了信号を出力するカウンタと、
   前記カウンタから完了信号が出力されない限り第２のマ
   イクロプロセッサによるデュアルポートＲＡＭへのアク
   セスを許さず、完了信号が出力されるとそれ以後、アク
   セスを許す許可回路と、を具備して成ることを特徴とす
   るデュアルポートＲＡＭの初期化回路。