JPH02297236A - Ｒａｍ同時テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は論理ＬＳＩ（大規模集積回路）の試験容易化
技術に係り、特に複数の被試験ＲＡＭ（ランダムアクセ
スメモリ）の機能試験を並行して実施することを可能な
らしめるＲＡＭ同時テスト回路に関する。

［従来の技術Ｊ ＬＳＩｆ７）ｆｆｉ産時、ＬＳＩテスタを用イテ、ＬＳ
Ｉの機能および電気的特性の試験が行われる。高集積化
、製造プロセス改善等によりコストダウンが進むに従い
、ＬＳＩテスタを使用するのに要するコスト、いわゆる
測定コストが無視できなくなってきている。また、ＬＳ
Ｉの測定時間は、ＬＳＩの受注から客先への引き渡しま
での期間、いわゆるＴＡＴ（ターンアラウンドタイム）
に直接影響を与えるため、測定時間の短縮が切望されて
いる。

ＬＳＩテス・夕の中には、いわゆるＭｕｌｔｉ−ＤＯＴ
測定機能（複数の被試験ＬＳＩを同時に測定する機能）
を備えたものがあり、上述の要望に応えている。この種
のＬＳＩテスタには、多数のテスタピンが設けられてい
る゛と共に、これらのテスタピンと灯°応して、被試験
ＬＳＩに供給する試験用人力信号の発生回路、被試験Ｌ
ＳＩからの出力信号を判定する判定回路、被試験ＬＳＩ
の電気的特性（入力端子、出力電流、出力電圧等）を測
定するＤＣユニット等の試験ユニットが多数装備されて
いる。そして、これらの試験ユニットは対応するテスタ
ピンを介して被試験ＬＳＩのビンに接続されるようにな
っている。

Ｍ　ｕｌｔｉ　−Ｄ　Ｕ　Ｔ測定において、これらのテ
スタピンは、あるグループは第１の被試験ＬＳＩに、別
のあるグループは第２の被試験ＬＳＩにという具合に複
数の被試験Ｌ　Ｓ　Ｉに分けて割り当てられる。そして
、複数の被試験ＬＳＩの試験が並行して行われる。

「発明が解決しようとする課題」 ところで、−に述したＭｕｌｔｉ　　ＤＵＴ機能付ＬＳ
Ｉテスタは非常に高価である。従って、この種のＬＳＩ
テスタを導入すれば、確かにテスト処理能力は向上する
ものの、設備投資に膨大な費用を要してしまうという問
題があった。また、比較的安価なＲＡＭ専用テスタもテ
スタメーカーによって開発されているが、この種のテス
タはＲＡＭのテストを主目的としており、汎用性に欠け
るという問題があった。

この発明は上述した事情に鑑みてなされたもので、ピン
数の比較的少ない安価な汎用テスタによって複数のＲＡ
Ｍの機能試験を同時に並行して実行することを可能にす
るＲＡＭ同時テスト回路を提供することを目的としてい
る。

「課題を解決するための手段」 この発明は、ＬＳＩテスタから供給されるテストデータ
に従って複数の被試験ＲＡＭの機能試験を並行して実施
するＲＡＭ同時テスト回路であって、 面記曳数の被試験ＲＡＭに対応して設けられ、前記ＬＳ
Ｉテスタから前記複数の被試験ＲＡＭに供給される書込
データを期待値データとして格納する期待値データ記憶
手段と、 前記複数の被試験ＲＡＭからの読み出しデータと前記期
待値データ記憶′手段から読み出された期待値データと
を比較する比較手段と を具備することを特徴としている。

１作用」 上記構成によれば、書込モード時、ＬＳＩテスタから供
給されたテストデータは複数の被試験ＲＡ　Ｍ　１．：
　吉き込まれると同時に期待値記憶手段に書き込まれる
。そして、続出モード時、複数の被試験ＲＡＭから読み
出されたデータは期待値記憶手段に記憶された対応する
データと比較される。そして、上記比較結果から、複数
の被試験ＲＡＭの機能が正常であるか否かが判定される
。

「実施例」 以下、図面を参照して本発明の一実施例について説明す
る。

第１図はこの発明の一実施例によるＲＡＭ同時テスト回
路および被試験ＲＡＭを示す回路図である。この図にお
いて、！ＡおよびＩＢは各々被試験ＲＡＭであり、１６
×ｍの記憶番地を有している。そして、各記憶番地は４
ビツトの記憶容量を有する。これらの被試験ＲＡＭＩＡ
およびＩＢの各入力端子は、ｌメーク型リレースイッチ
３Ａおよび３Ｂを介して、図示してないＬＳＩテスタの
テスタピンに接続されている。そして、ＬＳＩテスタか
ら各入力端子に、書込データＤ。〜Ｄ３、アドレスデー
タＡ。〜Ａｎ、出カイネーブル信号ＯＥ、書込イネーブ
ル信号ＷＥが供給されるようになっている。そして、被
試験ＲＡＭＩＡおよびＩＢにおいては、アドレスデータ
Ａ。−ｎの上位ビットデータによって列指定（ＣＯＬ、
＝ｍ）、下位ビ・ソトデータによって行指定（０〜Ｆ）
が行われ、当該記憶番地におけるデータ書き込みおよび
データ読み出しが行われる。

２は期待値レジスタである。この期待値レジスタ２の各
入力端子は、ｌメーク型リレースイッチ４を介してＬＳ
Ｉテスタのテスタピンに接続されており、各人・力端子
には書込データＤ。−Ｄｌ、出カイネーブル信号ＯＥ％
！込イネーブル信号ＷＥが供給されるようになっている
。また、ＬＳＩテスタからのテストクロックＴＣＬＫが
ＮＯＲゲート８を介し、シフトクロック５ＣＬＫとして
供給されるようになっている。第２図は期待値レジスタ
２の内部構成を示す回路図である。この回路は４ビツト
のレジスタＲＥＧ　Ｉ−ＲＥＧ　ｌ　７が縦続接続され
てなり、４ビツト１７ステージのシフトレンスタとして
機能する。各レジスタにはシフトクロックＳ　ＣＩ、　
Ｋが供給されるようになっている。

また、初段のＲＥＧ　Ｉのデータ入力端子■。〜■。

にはセレクタＳ。−８，の出力端が接続されている。

これらのセレクタＳ。−８３の一方の入力端子にはレジ
スタＲＥＧ　Ｉ　６の出力端子Ｏ８−０３が各々接続さ
れ、他方の入力端子にはデータＤ。−Ｄ３が各々接続さ
れている。そして、信号ＯＥおよびＷＥかインバータＶ
およびＷを介してセレクト信号りおよびＳとして供給さ
れ、これらのセレクト信号によって、初段レジスタＲＥ
ＧＩへの人力データが切り換えられるようになっている
。

５Ａおよび５Ｂは、各々４ビツトのフリップフロップで
あり、被試験ＲＡＭＩＡおよびＩＢの出力データＯ６Ａ
〜０．ＡおよびＯ８Ｂ〜ＯＪが、ｌメーク型リレースイ
ッチ６Ａおよび６Ｂを介し、入力データとして供給され
る。これらのフリップフロップ５Ａおよび５Ｂのクロッ
ク端子ＣＫには、ＬＳＩテスタからのテストクロックＴ
ＣＬＫがインバータ９を介して供給される。ＩＯＡおよ
びＩＯＢは、各々比較回路である。比較回路１０Ａは、
フリップフロップ５Ａの出力データ５Ｏ０Ａ＝ＳＯ３Ａ
と期待値レジスタ２の出力データＥＯ，−ＥＯ，とを対
応するビット同志比較し、いずれかのビットにおいて不
一致が検出された場合に検出信号Ｆ！１を出力する。同
様に、比較回路１０Ｂは、フリップフロップ５Ａの出力
データＳＯ，Ｂ−９Ｏ，Ｂと期待値レジスタ２の出力デ
ータＥＯＯ−ＥＯ，との比較を行い、不一致が検出され
た場合に検出信号Ｆ１２を出力する。

１１ＡはＲ−Ｓフリップフロップであり、１．Ｓ【テス
タから供給されるスタート信号５ＴＡＴによってセット
され、検出信号Ｆｌｆによってリセットされる。１２Ａ
はフリップフロップであり、クロック端子ＣＫにＬＳＩ
テスタからのテストクロックＴＣＬＫが供給され、この
テストクロックＴＣＬＫのタイミングでＲ−Ｓフリップ
フロップ１１Ａの出力データを取り込み、信号ＦＬＡＧ
　ｌ　ｌとして出力する。１３ＡはＡＮＤゲートであり
、フリップフロップ１２Ａの出力データと検出信号Ｆ１
１との論理積を出力する。ＲＳＳフリップフロップＩＩ
Ｂフリップフロップ１２Ｂ１ＡＮＤゲート＋３１３は検
出信号Ｆ’１２に対して設けられたものであり、Ｒ−Ｓ
フリップフロップ！ＩＡ１フリップフロップ１２Ａ、Ａ
ＮＤゲート１３Ａからなる回路と同様の構成となってい
る。１４はＯＲゲートであり、ＡＮＤゲート１３Ａ、１
３Ｂの出力データの論理和を信号ＰＬＡＧ２として出力
する。

１５はトランスファー型リレースイッチであり、接点！
ａおよびｔｂを有するスイッチＳｔと、接点２ａおよび
２ｂを有するスイッチＳ２とからなる。

これらのスイッチはＬＳＩテスタから供給されるコント
ロール信号ＲＬによって切り換えられる。

そして、ＯＲゲート１４の出力信号ＦＬＡＧ２、フリッ
プフロップ１２Ａの出力信号ＦＬＡＧ　１１、フリップ
フロップ１２Ｂの出力信号ＦＬＡＧ　１２の内、いずれ
かが信号Ｆ”ＬＧとして検出される。

次に、このＲＡＭ同時テスト回路の動作を説明する。Ｒ
ＡＭの機能試験には、被試験ＩＯＡＭにおいて、記憶領
域内の各番地におけるデータ“０”および“ｌ”の書込
／読出が正しく行われるか否かを確認するデータチエツ
クと、アドレス指定が正常に行われるか否かを確認する
アドレスチエツクがある。

第３図は、データチエツク実行時における回路各部の動
作を示すタイムチャートである。このタイムチャートの
面半は、被試験ＲＡＭＩＡおよびｌＢの各番地および期
待値レジスタ２にテストデータを古き込むデータライト
期間Ｔｌｌにおける動作、後半は、被試験ＲＡＭＩ　Ａ
およびＩＢから記憶データを読み出して期待値レジスタ
２内の対応するデータ石比較するデータリード期間ＴＲ
における動作が示されている。

データライト期間ＴＶにおいて、まず、被試験ＲＡＭＩ
＾およびＩＢの記憶領域ＣＯＬ　ｏへのデータ書込が行
われる。この期゛間、ＬＳＩテスタからは、アドレスデ
ータＡ。−Ａｎ、書込データＤ。〜Ｄ、が所定のタイミ
ングで切り換えられて順次出力され、これらが被試験Ｒ
ＡＭＩ　ＡおよびＩＢに供給される。ここで、アドレス
データＡ。−Ａｎとしては、データＯＯ〜ＯＦか順次供
給され、これらと対応する書込データとしてはデータＡ
。５＋Ａｚ５．＋〜ＡＥ５Ｆ（ただし、添字。〜Ｆは番
地と対応さけて付したものである）が順次供給される。

また、これらアドレスデータＡ。−Ａｎおよび書込デー
タＤ。〜Ｄ３の切り換わり時点から一定時間経過ずろ毎
に、１、ＳＩテスタから負のパルスが出力され、これが
書込イネーブル信号ＷＥとして被試験ＲＡＭ　［Ａおよ
びＩＢに供給されろ。そして、この書込イネーブル信号
ＷＥが“Ｌ”レベルになった時点で、被試験ＲＡＭ　Ｉ
　ＡおよびＩＩ３のアドレスデータＡ。

〜Ａｎと対応する番地にデータＤ０〜Ｄ３が書き込よれ
る。このようにして、第４図に示すように、被試験ｎ　
Ａ　Ｍ　Ｉ　ＡおよびＩＢの記憶領域ＣＯＬ　ｏ（００
〜ＯＦ番地）に、データＡ。５．Ａ、５３〜ＡＥ５Ｆか
各々書き込まれる。

一方、この期間、ＬＳＩテスタからは、アドレスデータ
Ａ。−ｎおよび書込データＤ。〜３の切り換イつりと同
期してテストクロックＴＣＬＫが出力される。そして、
この時、コントロール信号ＣＯＮＴは“Ｌ“レベルなの
で、テストクロックＴＣＬＫはＮ　ＯＩ？ゲート８によ
って反転され、シフトクロック５ＣＬＫとして期待値レ
ジスタ２に供給される。

そして、信号ＯＥが“Ｉ−Ｉ”レベルであり、かつ、シ
フトクロック５ＣＬＫの立ち上がり時点において信号Ｗ
Ｅか“Ｌ″レベルあるので、セレクタＳ。

〜Ｓ、によってデータＤ。−Ｄ３が選択され、被試験Ｒ
ＡＭＩＡおよびＩＢに書き込まれたのと同じデータが期
待値レジスタ２に読み込まれる。そして、この読み込ま
れたデータは、シフトクロック５ＣＬＫが供給されるに
従い、レジスタＩｔ　Ｅ　Ｇ　１からレジスタＲＥＧＩ
６まで順次シフトされる。

そして、１６個のシフトクロック５ＣＬＫが出力される
と、期待値レジスタ２の各レジスタＲＥＧ１〜ＲＥＣ；
　ｌ　７には、第５図に示すようにデータが格納される
。この上ゲにして、レジスタＲＥＧＩ６〜ＲＥＧ　Ｉは
、被試験ＲＡＭＩＡおよびＩＢの０θ〜ＯＦ番地の各記
憶データと同じデータが期待値データとして各々記憶さ
れる。

次に、被試験ＲＡ　Ｍ　Ｉ　ＡおよびＩＢの記憶領域Ｃ
Ｏ［，１へのデータ書込か行われる。この期間、アドレ
スデータＡ。−Ａｎとしては、データｌＯ〜ＩＦか供給
され、これらと対応する書込データとしてはデータ５１
゜Ａ　＋　＋　５□、〜５　、ＥＡ　ＩＦ（ただし、添
字、。〜１Ｆは番地と対応させて付したものである）が
供給される。そして、これらアドレスデータΔｏ　＝　
Ａ　ｎおよび書込データＤ。−Ｄ３と共に書込イネーブ
ル信号ＷＥが供給され、第３図に示すように、被試験Ｒ
ＡＭＩＡおよびＩＢの記憶領域ＣＯＬ。

の各アドレス１０〜ＩＦには、データ５　＋ｏＡ　ｌ’
＋　５１、〜５　、ＥＡ　、Ｆが古き込まれる。

一方、この期間ら、ＬＳＩテスタからは、アドレスデー
タＡ。−ｎおよび書込データＤ。〜３の切り換わりと同
期してテストクロックＴＣＬＫか出力されるが、コント
ロール信号Ｃ０ＮＴが“■（”レベルなので、シフトク
ロック５ＣＬＫは出力されない。従って、期待値レジス
タ２の記憶データは変化しない。そして、以後、同様に
して、被試験ＲＡＭＩＡおよびＩＢの記憶領域ＣＯＬ　
ｔ　〜ＣＯＬ　ｍへのデータ書込が行われる。そして、
全アドレスへのデータ書込が終了すると、被試験ＲＡＭ
ＩＡおよびＩＢは第４図に示す記憶状態となる。以」二
のようにして被試験ＲＡＭＩＡおよびＩＢの全記憶領域
（ＣＯＬ　ｏ　＝ＣＯＬ　ｍ）へのデータ書き込みが終
了すると、ＬＳＩテスタからスタート信号Ｓ１゛ΔＴが
出力され、Ｒ−ＳフリップフロップＩＩＡおよびＩＩＢ
がセットされる。

次に、データリード期間ＴＲにおける動作を説明する。

まず、被試験ＲＡＭＩＡおよびＩＢの記憶領域ＣＯＬ　
ｏの記憶データが読み出される。■７ＳＩテスタからは
、アドレスデータＡ。−Ａｎが所定のタイミングで切り
換えられて順次出力され、これらが被試験ＲＡＭ　Ｉ　
Ａおよび１Ｂに供給される。ここで、アドレスデータＡ
。−Ａｎとしては、データ００〜ＯＦが供給される。ま
た、これらアドレスデータＡ。−Ａｎの゛切り換わり時
点から一定時間経過する毎に、ＬＳＩテスタから負のパ
ルスが出ツノされ、これか出力イネーブル信号ＯＥとし
て被試験ＲＡ　Ｍ　Ｉ　ＡおよびＩＢに供給される。そ
して、出力イネーブル信号ＯＥが“Ｌ”レベルになった
時点で、被試験ＲＡＭＩ　ＡおよびＩＢにおけるアドレ
スデータＡ。−ｎと対応する番地の記すαデータか、出
力データＯ６Ａ〜０．Ａおよび出力データ０゜Ｂ”ＯＪ
として出力され、フリップフロップ５Ａおよび５Ｂに各
々供給される。また、この期間、ＬＳＩテスタからは、
アドレスデータＡ。−Ａｎの切り換イっりと同期してテ
ストクロックＴＣＬＫが出力され、これがインバータ９
によって反転されてフリップフロップ５Ａおよび５Ｂに
クロックとして供給される。そして、データ００Ａ−０
，Ａおよび０゜Ｂ””０３Ｂは、インバータ９から出力
されるテストクロックＴＣＬＫの反転信号の立ち上がり
時に、フリップフロップ５Ａおよび５Ｂに読み込まれて
出力データＳＯ，Ａ−ＳＯ３Ａおよび５ＯｏＢ−ＳＯｌ
Ｂとして各々出力される。このようにして、被試験ＲＡ
ＭＩ　ＡおよびＩＢの記憶領域Ｃ０Ｌｏ（ＯＱ−ＯＦ番
地）における各記憶データが順次読み出され、データ５
ＯＱＡ−ＳＯ，Ａおよび５ＯＤＢ−Ｓ０３１３として比
較回路１ｏΔおよびＩＯＨに順次供給される。

また、この期間において、コントａ−ル信号Ｃ０ＮＴは
“１．”レベルなので、テストクロックＴＣＬ　ＫはＮ
０ｒｔゲート８によって反転されてシフトクロック５Ｃ
ＬＫとして期待値レジスタ２に供給される。そして、信
号ＷＥが“Ｈ”レベルであり、かつ、シフトクロック５
ＣＬＫの立ち上がり時点において信号ＯＥが“Ｌ”レベ
ルであるので、セレクタＳ。−８，によってレジスタＲ
ＥＧ　Ｉ　６の出力データが選択され、期待値レジスタ
２においてはシフトクロック５ＣＬＫに応じて記憶デー
タのａ−テートシフト（巡回シフト）動作が行われる。

第６図はシフトクロック５ＣＬＫに対する期待値レジス
タ２の記憶データの遷移を示したものである。この図に
示すように、期待値レジスタ２では、シフトクロック５
ＣＬＫに応じ、レジスタＲＥＧＩ〜ＲＥＧ　Ｉ　６間で
゛ローテートシフトが行われる。そして、レジスタＲＥ
Ｇ　ｌ　６の記憶データは最終段のレジスタＲＥＧ１７
を介して期待値データＥＯｏ−ＥＯ，とじて比較回路１
０Ａおよび１０Ｂに供給される。このデータリード期間
ＴＲの直前において、レジスタＲＥＧ　Ｉ　６〜ＲＥＧ
ＩＪ、：は、被試験ＲＡＭＩ　ＡおよびＩＢの０Ｏ−Ｏ
Ｆ”番地に対応する期待値データが記憶されており、第
１売口のシフトクロック５ＣＬＫの入力によって００番
地に対応する期待値データが、第２発註のシフトクロッ
ク５ＣＬＫの入力によって０１番地に対応する期待値デ
ータが、という具合にシフトクロック５ＣＬＫに応じて
００〜ＯＦ番地に対応する期待値データＥＯ，−ＥＯ３
が順次出力され、比較回路＋ＯＡおよびＩＯＢに供給さ
れる。

そして、比較回路！ＯＡによって、出力信号５ＯＱＡ−
ＳＯ３Ａと期待値データＥＯ０〜ＥＯ１とが比較され、
対応する各ビット間で不一致が検出された場合に検出信
号Ｆｉｌが出力される。同様に、比較回路１０Ｂにより
て、出力信号５ＯＯＢ−８゜、Ｂと期待値データＥ　Ｏ
ｏ〜ＥＯ，とが比較される。

そして、検出信号Ｆｌｌが出力されると、Ｒ−Ｓフリッ
プフロップＩＩＡがリセットされる。そして、その直後
のテストクロックＴＣＬＫの立ち上がり時に、フリップ
フロップＩＩＡの出力データがフリップフロップ＋２Ａ
に取り込まれ、信号ＦＬＡＧ　Ｉ　１として出力される
。検出信号Ｆ’１２が出力された場合ら同様である。

第７図は、データリード期間ＴＲにおける回路動作を示
したものであり、被試験ＲＡＭＩ　Ａの００番地および
被試験ｆｌＡＭ　Ｉ　Ｂの０２番地の記憶データが異常
である場合を例に、不良検出タイミングを示したもので
ある。このように、被試験ＲＡＭＩＡあるいはＩＢから
読み出された記憶データに不良があった場合、テストク
ロックＴＣＬＫの立ち下がり時に、検出信号Ｆｌｌある
いはＰＩ２が出力される。また、検出信号Ｆｌｌが出力
された場合はそれ以降信号Ｆ’ＬＡＧＩ＋が“Ｌ”レベ
ルとなり、検出信号Ｆ１２が出力された場合はそれ以降
信号ＰＬＡＧ　１２が“し“レベルとなる。このように
して、被試験Ｒ’ＡＭＩＡおよびＩＢにおける記憶デー
タの判定が行われる。

次に、被試験ＲＡＭＩ　ＡおよびＩＢの記憶領域ＣＯＬ
、における記憶データの読み出し判定が行われる。ＬＳ
ＩテスタからはアドレスデータＡ。

〜Ａｎとして、データＩＯ〜ＩＦ’が出力され、出力イ
ネーブル信号ＯＥと共に、被試験ＲＡＭＩＡおよびＩＢ
に順次供給される。そして、被試験ＲＡＭＩＡおよびｌ
Ｂの１０〜ＩＦ番地の記憶データが順次読み出され、フ
リップフロップ５Ａおよび５Ｂを介し、データ５ＯＯＡ
−８ｏ、Ａおよび５Ｏ６Ｂ−Ｓ、３Ｂとして比較回路！
ＯＡおよびＩＯＢに供給される。

上記動作と並行して期待値レジスタ２から期待値データ
ＥＯ，−ＥＯ３が出力される。前述した第４図に示すよ
うに、被試験ＲＡＭＩ　ＡおよびＩＢの記憶状態は、各
列においては行番号に応じてＡ３Ａ３〜と変化し、列番
号が１つ変わる毎に、行番号に対する記憶データの並び
が１番地シフトするようになっている。従って、このＲ
Ａ　Ｍテスト回路では、以下説明するように、記憶領域
Ｃ０Ｌ０の期待値データを１クロック位相シフトしたデ
ータを以て記憶領域ＣＯＬ　＋の期待値データとして供
給するようにしている。

この期間においても、アドレスデータＡ。−Ａｎの切り
換えと同期してテストクロックＴＣＬＫが出ツノされる
。しかし、この場合、テストクロックＴＣＬＫの第１発
註の出力時点ては、コントロール信号Ｃ０ＮＴが“１−
ルベルであり、シフトクロック５ＣＬＫが出力されず、
期待値レジスタ２においてローテートシフト動作は行わ
れない。そして、テストクロックＴＣＬＫの第２発目〜
第１６発目に対してはシフトクロック５ＣＬＫが出力さ
れる。

この結果、記憶領域ＣＯＬ、の期待値データとしては、
前述した記憶領域ＣＯＬ　ｏの期待値データよりもｌク
ロック位相が遅れたデータが順次出力される。

そして、記憶領域Ｃ０Ｌｏの場合と同様に被試験ＲＡＭ
Ｉ　ＡおよびＩＢの記憶データと期待値データＥＯＯ−
ＥＯ３との比較が行われる。以後、記憶領域ｃｏｒ、ｔ
〜ｃｏｒ、ｎについても記憶領域Ｃ０Ｌ１の場合と同様
の動作により記憶データの確認が行われる。

次にアドレスチエツクについて説明する。アドレスチエ
ツクもデータチエツクと同様の手順で行われる。データ
ライト期間ＴＶにおいて、被試験ＲＡＭＩＡおよびＩＢ
の各記憶領域（ＣＯＬ’Ｏ−０−Ｃ０Ｌには、第８図に
示すデータが書き込まれる。

ここで、記憶データは行番号に応じて０１２〜ＥＦと変
化しており、列番号が１つシフトする毎に行番号に対す
る記憶データの並び力ｑ番地シフトするようになってい
る。このような記憶状態にすることで、行指定に対する
動作確認と列指定に対する動作確認が可能となっている
。

データリード期間ＴＲにおいては、被試験ＲＡＭＩＡお
よびＩＢにアドレスデータＡ。−Ａｎが供給されて記憶
データが順次読み出されると共に、期待値レジスタ２か
ら対応する期待値データが順次読み出され、両者の比較
が行われる。データチエツクの場合と同様に、１つの記
憶領域（列番号を同じくする記憶番地）のチエツクは、
１６発のテストクロックＴＣＬＫに同期して行われる。

第９図〜第１１図はこれら１６発のテストクロックＴＣ
ＬＫと出力される期待値レジスタ２の記憶状態との対応
を示したものであり、第９図は記憶領域ＣＯＬ、のチエ
ツク時、第１０図は記憶領域ＣＯＬ、のチエツク時、第
１１図は記憶領域ＣＯＬ、のチエツク時の期待値レジス
タ２のデータ記憶状態を示したしのである。これらの図
に示すように、記憶領域ＣＯＬ、のチエツク時には期待
値データとして０，１，２．〜．Ｅ、ｒ；’が、記憶領
域ＣＯＬ、のチエツク時には期待値データＦ、０．Ｉ　
、〜Ｄ、Ｅが、という具合に列番号が１つ変わる毎に１
番地分シフトして期待値データが供給されろ。

この列が変わる毎に行われる期待値データのシフトは、
前述したデータチエツクと同様、コントロール信号Ｃ０
ＮＴによってシフトクロックＳＣＩ。

Ｋを１発だけキャンセルすることによって行イっれる。

このようにして、データチエツクの場合と同様の手順で
、第８図のテストデータに従ったアドレスチエツクが行
われる′。

このＲＡＭテスト回路を用いる場合、トランスファー型
リレースイッチ１５（第１図）は、スイッチＳ、を接点
２ａ側に切り換え、信号ＦＬＡＧ２を観測しながら、上
述の手順て被試験ＲＡＭＩ　ＡおよびＩＢの機能試験を
進める。そして、試験中に信号ＦＬＡＧ２が検出された
場合は、スイッチＳ、を接点２ｂ側に切り換える。そし
て、スイッチＳ１を接点ｌａ側に切り換えて信号ＦＬＡ
Ｇ　Ｉ　Ｉを確認し、スイッチＳ１を接点Ｉｂ側に切り
換えて信号ＦＬＡＧ　Ｉ　２を確認する。このようにす
ることで、複数の被試験ＲＡＭの機能判定が、多くのテ
スタビンを使用することなく能率的に行われる。

そして、第１２図のフローチャートに示すように、機能
試験で合格となった被試験ＲＡＭに対しては、ＤＣ（直
流）テストが実施される。以下、このＲＡＭテスト回路
を用いた場合におけるＤＣテストの手順について説明す
る。

まず、入力端子テストの場合を説明する。被試験ＲＡＭ
ＩＡの入力電流をテストする場合は、スイッチ３Ａのみ
をＯＮとし、スイッチ４および３ＢはＯＦ’Ｆとする。

このようにすることで、被試験ＲＡＭＩ　Ａの入力端子
のみがＬＳＩテスタと接続され、入力端子のテストが可
能となる。被試験ＲＡＭＩＢをテストする場合も同様で
ある。

次に、出力電流テストの場合を説明する。被試験ｆｌＡ
ＭＩＡの出力電流をテストする場合は、スイッチ６Ａお
よび６日をＯＦＦとし、トランスファー型リレースイッ
チ７を被試験ＲＡＭＩ　Ａの出力側に切り換える。この
ようにすることで、被試験ｆ’ｊＡＭ　Ｉ　Ａの出力端
子がトランスファーリレー型スイッチ７を介してＬＳＩ
テスタと接続され、出力電流のテストが可能となる。被
試験ＲＡＭ、ＩＢをテストする場合も同様である。

「発明の効果Ｊ 以上説明したように、この発明によれば、複数の被試験
ＲＡＭに対応して設けられ、ＬＳＩテスタから複数の被
試験ＲＡＭに供給されるテストデータを期待値データと
して格納する期待値データ記憶手段と、複数の被試験Ｒ
ＡＭからの読み出しデータと期待値データ記憶手段から
読み出された期待値データとを比較する比較手段とを設
けたので、比較的ピン数の少ない安価な汎用テスタによ
って複数の被試験ＲＡＭの機能試験を同時に並行して実
施することかできる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＲＡＭテスト回路の
回路図、第２図は同実施例における期待値レジスタ２の
構成を示す回路図、第３図は同実施例におζする動作を
示すタイムチャート、第４図は同実施例におけるデータ
チエツク用テストデータマツプ、第５図は同実施例にお
いてテストデータ書込終了時点における期待値レジスタ
２の記憶状態を示す図、第６図は同実施例のデータチエ
ツク時における期待値レジスタ２の記憶データの遷移を
示す図、第７図は同実施例におけるデータリード期間に
おける不良検出タイミングを示すタイムチャート、第８
図は同実施例におけるアドレスチエツク用テストデータ
マツプ、第９図〜第１１図は同実施例におけるアドレス
チエツク時の期待値レジスタ２の記憶状態を示す図、第
１２図は同実施例を採用した場合のＲＡＭの試験手順を
示すフローチャートである。 ＩＡ、ｌＩ３・・・・・・被試験ＲＡＭ、２・・・・・
・期待値レジスタ、ＩＯＡ％　１０．Ｂ・・・・・・比
較回路。

Claims (1)

1. 【特許請求の範囲】 ＬＳＩテスタから供給されるテストデータに従って複数
   の被試験ＲＡＭの機能試験を並行して実施するＲＡＭ同
   時テスト回路であって、 前記複数の被試験ＲＡＭに対応して設けられ、前記ＬＳ
   Ｉテスタから前記複数の被試験ＲＡＭに供給されるテス
   トデータを期待値データとして格納する期待値データ記
   憶手段と、 前記複数の被試験ＲＡＭからの読み出しデータと前記期
   待値データ記憶手段から読み出された期待値データとを
   比較する比較手段と を具備することを特徴とするＲＡＭ同時テスト回路。