JPH02290029A - Manufacture of thin film transistor matrix - Google Patents
Manufacture of thin film transistor matrixInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
薄膜トランジスタマ1・リクスの製造方法に係り、特に
低抵抗のゲー1・ハスラインの形成方法に関し、低抵抗
ゲートバスラインを簡単な工程で精度よく形成可能とす
ることを目的とし、
絶縁性基板上に、アルミニウムを除く他のバルブメタル
から選ばれた一つのパルブメタル膜とアルミニウム膜を
この順に積層し、次いで該アルミニウム膜上に形成した
レジスト膜をマスクとして該アルミニウム膜およびTi
膜の露出部を除去して、ゲート電極のパターンと該ゲー
1一電極より広い幅のゲートバスラインのパターンを形
成する工程と、前記各パターンの上のレジスト膜に等方
性エッチングを施して、前記ゲート電極パターン上のレ
ジスト膜を全て除去するとともに、前記ゲートハスライ
ンのパターン上のレジスト膜の幅を減じる工程と、前記
ゲートハスラインパターン上に残るレジスト膜をマスク
として前記アルミニウム膜の露出部を除去する工程とを
含む構成とする。[Detailed Description of the Invention] [Summary] The present invention relates to a method of manufacturing thin film transistor matrix, particularly a method of forming a low resistance gate bus line, which enables formation of a low resistance gate bus line with high precision in a simple process. With the aim of Aluminum film and Ti
removing the exposed portion of the film to form a gate electrode pattern and a gate bus line pattern having a width wider than the gate electrode; and isotropically etching the resist film on each of the patterns. , removing all the resist film on the gate electrode pattern and reducing the width of the resist film on the gate lotus line pattern, and exposing the aluminum film using the resist film remaining on the gate lotus line pattern as a mask. The structure includes a step of removing the part.
本発明は、薄膜トランシスタマI・リクスの製造方法に
係り、特に低抵抗のケートハスラインの形成方法に関す
る。The present invention relates to a method of manufacturing a thin film transistor I/Rix, and more particularly to a method of forming a low-resistance cell line.
近年、薄膜トランジスタ(TFT)71・リクスは、表
示画面の大型化および画質の向上が要求されている。こ
の大型化,高画質化に伴い、素子の集積度が増し、これ
らの要求を満たすためには、ゲー1・ハスラインをより
低抵抗化することが要請されている。In recent years, thin film transistors (TFTs) 71 are required to have larger display screens and improved image quality. Along with this increase in size and higher image quality, the degree of integration of elements has increased, and in order to meet these demands, it is required to lower the resistance of the G1 Hassline.
従来の薄膜トランジスタマトリクスの低抵抗ゲート基板
の形成法を第2図(a)〜(g)に示す。なお、同図(
f), (g)は要部平面図で、そのB−B矢視部断面
を(a)〜(e)の要部断面図に示す。A conventional method for forming a low resistance gate substrate of a thin film transistor matrix is shown in FIGS. 2(a) to 2(g). In addition, the same figure (
f) and (g) are plan views of essential parts, and cross-sections taken along line B-B are shown in sectional views of essential parts (a) to (e).
同図(a), (f)に示すように、ガラス基板1」二
にTi膜2を形成した後、これを所定のパターンに従っ
て不要部を除去し、ゲート電極Gおよびゲー1・バスラ
インCBの下層膜を形成する。As shown in Figures (a) and (f), after forming a Ti film 2 on a glass substrate 1'2, unnecessary parts are removed according to a predetermined pattern, and gate electrode G and gate 1/bus line CB are removed. Form a lower layer film.
次いで同図(b)に見られる如く、上記Ti膜2の」一
にAf!.膜3を形成する。Next, as shown in FIG. 2(b), Af! of the Ti film 2 is applied. .. A film 3 is formed.
次いで(c), (g)に示す如く、上記AI!.膜3
の上にレジス1・膜4を形成する。このレジス1・膜4
はゲートハスラインGB上にのみ形成し、その寸法は、
上記ゲー1・ハスラインCB部のTi膜2の幅よりも小
さく形成する。Next, as shown in (c) and (g), the above AI! .. membrane 3
A resist 1 and a film 4 are formed thereon. This resist 1/film 4
is formed only on the gate lotus line GB, and its dimensions are:
It is formed to be smaller than the width of the Ti film 2 in the gate 1/lotus line CB portion.
次いで(d)に示すように、このレジス1・膜4をマス
クとして,lf2膜3をエッチングして、その露出部を
除去する。Next, as shown in (d), the lf2 film 3 is etched using the resist 1 and film 4 as a mask to remove the exposed portion.
この後、レジス1・膜4を除去して、(e)に示すよう
に、Affi膜3が除去ざれてTi膜2のみからなるゲ
ー1・電極Gと、Ti膜2とAffi膜3との2層構成
のゲー1−ハスラインCBが得られる。After that, the resist 1 and the film 4 are removed, and as shown in (e), the Affi film 3 is removed and the gate 1 and the electrode G are formed only of the Ti film 2, and the Ti film 2 and the Affi film 3 are separated. A two-layered Ge1-Has line CB is obtained.
上記従来の製造方法では、2回にわたってレジスト膜を
形成することを要する。そのため製造工程が複雑であり
、位置合わせ精度の上からも問題が生しる。The conventional manufacturing method described above requires forming the resist film twice. Therefore, the manufacturing process is complicated, and problems arise in terms of alignment accuracy.
〔発明が解決しようとする課題]
このように従来の製造方法では、低抵抗バスライン形成
工程が複雑となり、薄膜トランジスタマトリクスの信頼
性および製造歩留りが低下し、製造コストが高くなる。[Problems to be Solved by the Invention] As described above, in the conventional manufacturing method, the process of forming a low resistance bus line becomes complicated, the reliability and manufacturing yield of the thin film transistor matrix decrease, and the manufacturing cost increases.
本発明は、低抵抗ゲートバスラインを簡単な工程で精度
良く形成可能とすることを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to enable formation of low-resistance gate bus lines with high accuracy through simple steps.
本発明は、絶縁性基板上にバルブメタル膜,例えばTt
膜とAj2膜とをこの順に積層し、その上にゲート電極
およびゲートバスラインを形成ずるためのレジスl−膜
を形成する。The present invention provides a valve metal film, for example, Tt, on an insulating substrate.
The film and the Aj2 film are laminated in this order, and a resist l- film for forming a gate electrode and a gate bus line is formed thereon.
次いで、先ずこのレジスト膜をマスクとして上記A!膜
およびT1膜の露出部を除去し、ゲー1・電極とこのゲ
ー1〜電極より広い幅のゲートハスラインのパターンを
形成する。Next, first, use this resist film as a mask to perform the above step A! The exposed portions of the film and the T1 film are removed, and a pattern of a gate lotus line with a width wider than the gate electrode and the gate lotus line is formed.
次に、」:記各パターン上のレジスト膜に対し等方性エ
ンチング法を、ゲート電極上のレジスト膜が全て除去さ
れる程度に施す。これによりゲートバスライン上のレジ
ス1・膜は幅を若干減じ、Aff膜の端縁部が露出する
。Next, an isotropic etching method is applied to the resist film on each pattern described above to such an extent that the resist film on the gate electrode is completely removed. As a result, the width of the resist 1 film on the gate bus line is slightly reduced, and the edge portion of the Aff film is exposed.
次いでこのゲートバスラインパターン上に残るレジスト
膜をマスクとして前記A/2膜のエッチングを行ない、
最後にレジスト膜を除去する。Next, the A/2 film is etched using the resist film remaining on the gate bus line pattern as a mask,
Finally, the resist film is removed.
これによりAI!.膜の露出部が除去されて、ゲート電
極部ではTi膜のみが残留し、ゲートパスライン部では
、Ti膜を下層とし、Ti膜より若干幅の狭いAI!.
膜を上層とする2層構造が形成される。With this, AI! .. After the exposed part of the film is removed, only the Ti film remains in the gate electrode part, and in the gate pass line part, the Ti film is the lower layer and the AI film is slightly narrower than the Ti film! ..
A two-layer structure is formed with the membrane as the upper layer.
[作 用]
本発明では、ゲート電極層としてのTi膜と低抵抗のA
I膜を積層し、その上にレジスト膜を形成した後、ゲー
ト電極層.低抵抗層のA2膜のエ冫ヂングを行ない、そ
の後レジストパターンの等方性ドライエンチングを行な
うが、この時、ゲーl一電極のパターン幅は、ゲートハ
スラインのパターン幅よりも小さいため、上記等方性ド
ライエッチングにより、ゲート電極上はレジス1・膜が
無くなるが、ゲートバスライン−ヒにはレジスト膜が残
留する。[Function] In the present invention, a Ti film as a gate electrode layer and a low resistance A
After laminating the I film and forming a resist film thereon, a gate electrode layer is formed. The A2 film of the low resistance layer is etched, and then the resist pattern is isotropically dry etched, but at this time, the pattern width of the gate electrode is smaller than the pattern width of the gate lotus line. The isotropic dry etching eliminates the resist film on the gate electrode, but the resist film remains on the gate bus line H.
この後、低抵抗層のエッチングを行なえば、ゲトー電極
上はレジス1一膜が無いため、低抵抗層が完全に除去さ
れるが、ゲートハスライン上にはレジス1・膜が残って
いるため、低抵抗層は工冫チングされずに残る。このよ
うに、等方性ドラ・イエンヂングを加えるのりで容易に
f匹抵抗ゲートバスラインを形成することができる。After that, if the low resistance layer is etched, the low resistance layer will be completely removed because there is no resist 1 film on the gate electrode, but the resist 1 film will remain on the gate lot line. , the low resistance layer remains unetched. In this way, f resistor gate bus lines can be easily formed by applying isotropic drag-ending.
以下本発明の一実施例を第1図(a)〜((イ)により
説明する。なお、(fl. (g)は要部平面口で、(
a)〜(e) l.t(f), (g)のA一Δ矢視部
断面を示す要部断面図である。An embodiment of the present invention will be described below with reference to FIGS.
a)-(e) l. t(f), (g) is a main part sectional view showing a cross section taken along the line A-Δ arrow.
まず同図(a). (f)に示すように、ガラス基板1
−ヒにスパンタリング法により、厚さ約4 0 n m
の1゛i膜2と、その上に厚さ約50nmのA!膜3を
形成ずる。次いで、ゲーl・電極およびゲー1−バスラ
イン形成のためのレジスト膜4を形成ずる。First, see figure (a). As shown in (f), the glass substrate 1
- Thickness of approximately 40 nm by sputtering method
1゛i film 2, and on top of it is a film A with a thickness of about 50 nm! A film 3 is formed. Next, a resist film 4 for forming a gate electrode and a gate bus line is formed.
同図(b)に示すように、上記レジスト膜4をマスクと
して、通常のエッチング法に従ってΔρ膜3およびTi
膜2を順次エッチングする。このエンチングは、AF膜
は燐酸(H,PO4)によるウェッ1−エッチング法に
より、Ti膜はドライエッヂング法によりエッチングで
きる。As shown in FIG. 3(b), using the resist film 4 as a mask, the Δρ film 3 and Ti
Film 2 is sequentially etched. For this etching, the AF film can be etched by a wet etching method using phosphoric acid (H, PO4), and the Ti film can be etched by a dry etching method.
これにより、Ti膜2とAP.膜3との積層膜からなる
ゲー1・電極Gのパターンとゲー1バスラインGBのパ
ターンが形成される。As a result, the Ti film 2 and AP. A pattern of the gate 1 electrode G and a pattern of the gate 1 bus line GB, which are made of a laminated film with the film 3, are formed.
次いで同図(C)に示すように、酸素(02)アノシン
グ法により上記マスクとして用いたレジスl・膜をエッ
チングする。この工程のエンチングは、ゲーl−電極G
上のレジスト膜4が除去される程度とする。Next, as shown in FIG. 2C, the resist l/film used as the mask is etched by an oxygen (02) anosing method. The enching in this process is
This is done to the extent that the upper resist film 4 is removed.
上記酸素アッシングエ程の後、同111(d). (g
)に示ずように、ゲート電極Gの部分はレジス1・膜は
無くなるが、ゲートハスラインCB上には、幅を若干減
じたレジスト膜4が残留する。After the above oxygen ashing process, Section 111(d). (g
), the resist 1/film disappears from the gate electrode G portion, but the resist film 4 with a slightly reduced width remains on the gate lot line CB.
次いで」一記残留したレジス1・膜4をマスクとして、
△f膜3に対する等方性エノチングを行なう。Next, using the remaining resist 1 and film 4 as a mask,
Isotropic enoching is performed on the Δf film 3.
この工程により、同図(e)に示すように、ゲート電極
G上はAJ2膜3が露出しているので、A1膜3は完全
に除去されるが、ゲートバスラインCB上では、幅を減
したレジスト膜4が存在しているので、A P.flu
3はこのレジス1・膜4の両側に露出した部分が除去
され、レジスト膜4の直下部はほぼ残留する。Through this step, as shown in FIG. 2(e), the AJ2 film 3 is exposed on the gate electrode G, so the A1 film 3 is completely removed, but the width is reduced on the gate bus line CB. Since there is a resist film 4 that is flu
3, the exposed portions on both sides of the resist 1 and film 4 are removed, and the portion immediately below the resist film 4 remains substantially.
次いで上記レジスl・膜を除去して、Aβ膜と′F膜と
の2層構造の低抵抗ゲー1・−/飄スラインと、′『i
膜単層のゲート電極が得られる。Next, the resist l/film is removed to form a low resistance gate 1 -/low-resistance line with a two-layer structure of an Aβ film and an 'F film, and a 'i'
A single layer gate electrode is obtained.
以上jAcべた如<禾実施例では、Aρ膜とT i膜の
2層構成のゲー斗バスラインを、1個のレジスト:膜で
形成でき2ので、製造工程が簡単化されるとばかりで8
くー・レジス1〜膜を2回にわたって形成ず♂ことによ
5位置ずれの発生が全くない。従って信頼性および製造
歩留りが向上する。In the above example, the gate bus line with the two-layer structure of the Aρ film and the Ti film can be formed with one resist film, which simplifies the manufacturing process.
By not forming the resists 1 to 5 twice, there is no occurrence of any misalignment. Therefore, reliability and manufacturing yield are improved.
なお、上記一実施例ではゲートバスラインCBの下層の
バルブメタル膜を、’l i 19とした例を説明した
が、これに変えて他のバルブメタル.即ちTa Zr
Nb等を用いることができる。In the above embodiment, an example was explained in which the lower valve metal film of the gate bus line CB was made of 'l i 19, but instead of this, another valve metal film may be used. That is, Ta Zr
Nb etc. can be used.
〔発明の効果]
以上説明した如く本発明によれば、薄膜1−ランジスタ
マ[リクスの製造工程が簡単化され、信頼性および製造
歩留りが向上ずる。[Effects of the Invention] As explained above, according to the present invention, the manufacturing process of the thin film 1-transistor polymer is simplified, and the reliability and manufacturing yield are improved.
第11F(a)〜(g)は本発明一実施例説明図、第2
11119(a)〜(■■■はIjC来の低抵抗ゲート
バスライン形成法を示す図である。
図において、1は絶縁性基板(ガラス基板)、2ぱバル
ブメタル膜(Ti膜)、3は八p膜、4はレジスl・膜
、Gはゲーl・電極、CBはゲーl〜バスラインを示す
。11F(a) to (g) are explanatory diagrams of one embodiment of the present invention, 2nd
11119(a) to (■■■ are diagrams showing a low resistance gate bus line formation method since IJC. In the diagram, 1 is an insulating substrate (glass substrate), 2 is a valve metal film (Ti film), 3 is a 8p film, 4 resist film, G gate electrode, and CB gate bus line.
Claims (1)
から選ばれた一つのバルブメタル膜(2)とアルミニウ
ム膜(3)をこの順に積層し、次いで該アルミニウム膜
(3)上に形成したレジスト膜(4)をマスクとして該
アルミニウム膜およびTi膜の露出部を除去して、ゲー
ト電極(G)のパターンと該ゲート電極より広い幅のゲ
ートバスライン(GB)のパターンを形成する工程と、 前記各パターン上のレジスト膜(4)に等方性エッチン
グを施して、前記ゲート電極Gパターン上のレジスト膜
を全て除去するとともに、前記ゲートバスラインGBの
パターン上のレジスト膜の幅を減じる工程と、 前記ゲートバスラインパターン上に残るレジスト膜(4
)をマスクとして前記アルミニウム膜(3)の露出部を
除去する工程とを 含むことを特徴とする薄膜トランジスタマトリクスの製
造方法。[Claims] A valve metal film (2) selected from valve metals other than aluminum and an aluminum film (3) are laminated in this order on an insulating substrate, and then the aluminum film (3) is laminated in this order. Using the resist film (4) formed above as a mask, the exposed parts of the aluminum film and Ti film are removed to form a gate electrode (G) pattern and a gate bus line (GB) pattern wider than the gate electrode. and performing isotropic etching on the resist film (4) on each of the patterns to remove all the resist film on the gate electrode G pattern, and remove the resist film on the gate bus line GB pattern. a step of reducing the width of the resist film (4) remaining on the gate bus line pattern;
) of the aluminum film (3) as a mask to remove the exposed portion of the aluminum film (3).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11084389A JPH02290029A (en) | 1989-04-28 | 1989-04-28 | Manufacture of thin film transistor matrix |
Applications Claiming Priority (1)
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JP11084389A JPH02290029A (en) | 1989-04-28 | 1989-04-28 | Manufacture of thin film transistor matrix |
Publications (1)
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JPH02290029A true JPH02290029A (en) | 1990-11-29 |
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JP11084389A Pending JPH02290029A (en) | 1989-04-28 | 1989-04-28 | Manufacture of thin film transistor matrix |
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Country | Link |
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JP (1) | JPH02290029A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7952093B2 (en) | 1998-12-18 | 2011-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1989
- 1989-04-28 JP JP11084389A patent/JPH02290029A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7952093B2 (en) | 1998-12-18 | 2011-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
US8252637B2 (en) | 1998-12-18 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
US9368642B2 (en) | 1998-12-18 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
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