JPH02289013A - 複数メモリーリクエストのオーダおよびキューイング方法および装置 - Google Patents

複数メモリーリクエストのオーダおよびキューイング方法および装置

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JPH02289013A
JPH02289013A JP2024310A JP2431090A JPH02289013A JP H02289013 A JPH02289013 A JP H02289013A JP 2024310 A JP2024310 A JP 2024310A JP 2431090 A JP2431090 A JP 2431090A JP H02289013 A JPH02289013 A JP H02289013A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、これと同時に出願された次のような米国特許
出願に開示されているコンピュータシステムの幾つかの
特徴を有するものである。エバンス氏等の「デジタルコ
ンピュータのシステム制御ユニットとシステム処理ユニ
ットとの間のインターフェイス　（ＡＮ　ＩＮＴＩＩ！
ＲＦＡＣＢ　ＢＥＴ−ＥＶＥＮ　Ａ　ＳＹＳＴＥＭＣＯ
ＮＴＲＯＬ　　ＵＮＩＴ　　ＡＮＤ　　Ａ　　ＳＹＳＴ
ＥＭ　　ＰＲＯＣＥＳＳｒＮＧ　　ＵＮＩＴ　　ＯＦ八
へＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ）　Ｊ　；　７−　
／　ルド氏等ノ［マイクロプロセッサシステムのシステ
ム制御ユニットと中央処理ユニットとをインターフェイ
スする方法及び装置（ＭＥＴＩＩＯＤ　ＡＮＤ　ＡＰＰ
ＡＲＡＴＵＳ　ＦＯＲＩＮＴＥＲ−ＦＡＣＩＮＧ　　Ａ
　　５ＹＳＴＩ！Ｍ　　Ｃ０ＮＴＲ０Ｌ　　ＵＮＩＴ　
　ＦＯＲＡ　　ＭＵＬＴＩＰＲＯＣ１ｌ！５ＳＯＲＳＹ
ＳＴＥＭ　ＷＩＴＨＴＨＥ　（Ｆ！ＮＴＲＡＬ　ＰＲＯ
ＣＥＳＳＩＮＧＵＮＩＴＳ）Ｊ　；ガグリアード氏等の
１マルチプロセツサシステムのシステム制御ユニットを
システムメインメモリとインターフェイスするための方
法及び手段（ＭＥＴＩＩＯＤ　ＡＮＤ　ＭＥＡＮＳ　Ｆ
ＯＲＩＮＴＦ！ＲＰＡＣＩＮＧ　ＡＳＹＳＴＥＭ　Ｃ０
ＮＴＲ０Ｌ　ＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩＰＲＯＣ
［！ＳＳＯＲＳＹＳＴＥＭ匈ＩＴ）Ｉ　ＴＩＩＥ　ＳＹ
ＳＴＥＭ　ＭＡＩＮ　ＭＥＭＯＲＹ）Ｊ　、　Ｄ、フィ
ツト氏等の［パイプライン式コンピュータシステムにお
いて考えられる種々の数のメモリアクセス競合を分析す
る方法と装置（ＭＥＴＩＩＯＤ　ＡＮＤ　ＡＰ−ＰＡＲ
ＡＴＵＳ　　ＦＯＲＲＥＳＯＬＶＩＮＧ　　Ａ　　ＶＡ
ＲＩＡＢＬＥ　　ＮＵＭＢＩＩ！Ｒ０ＦＰＯＴＥＮＴＩ
ＡＬ　ＭＥ！ＭＯＲＹ　ＡＣＣｔ！ＳＳ　Ｃ０ＮＰＬＩ
ＣＴＳ　ＩＮ　Ａ　ＰＩＰＨ−ＬＩＮＥＤ　ＣＯＭＰＵ
ＴＥＲ５ＹＳＴ聞）Ｊ　；　Ｄ、フィツト氏等の［可変
長さの命令アーキテクチャにおいて多数の指定子をデコ
ードする方法（ＤＨＣＯＤＩＮＧ　ＭＵＬＴＩＰＬＥＳ
ＰＥＣＩＦＩＥＲＳ　ＩＮ　Ａ　ＶＡＲＩＡＢＬＥ　Ｌ
ＥＮＧＴＩＩ　ｌＮ５ＴＲＬＩＣＴＩＯＮＡＲＣＨＩＴ
ＥＣＴＬＩＲＥ）；Ｊ　；Ｄ、　７　イツト氏等の「仮
想命令キャッシュリフィルアルゴリズム（ＶＡＲＴＵＡ
ＬＩＮＳＴＲＵＣＴＩＯＮ　ＣＡＣ）ＩＥ　ＲＥＦＩＬ
Ｌ　ＡＬＧＯ１？ＩＴＩＩＭ）Ｊ　；マーレイ氏等の「
同じ命令内でのレジスタ及びレジスタ変更指定子のパイ
プライン処理（ＰＩＰＥＬＩＮＥＰＲＯＣＥＳＳＩＮＧ
　　ＯＦ　　ＲＥＧＩＳＴＥＲＡＮＤ　　ＲＥＧＩＳＴ
ＥＲＭＯＤＩＦＹ−ＩＮＧ　５ＰＥＣＩＦＩＥＲＳ　Ｗ
ＩＴＩ（ＩＮ　ＴＨＥＳＡＭＥ　ｌＮ５ＴＲ［ＩＣＴｌ
０Ｎ）Ｊ　；マーレイ氏等の「デジタルコンピュータ用
のデータ依存性分析を行なう多命令予備処理システム（
Ｍ［ＩＬＴＩＰＬＥ　ｌＮ５ＴＲＩＪＣＴＩＯＮ　ＰＩ
？ＥＰＲＯＣＥＳＳＩＮＧ　ＳＹＳＴＥＭ匈ＩＴＨＤＡ
ＴＡ　　ＤＥＰＥＮＤＥＮＣＹ　　ＲＥＳＯＬＵＴＩＯ
Ｎ　　ＦＯＲＤＩＧＩＴＡＬＣＯＭＰＵＴＥＲ）　Ｊ　
；Ｄ、フィツト氏等の［パイプラインプロセッサにおい
て暗示された指定子を予め処理する方法（ＰＲＥ−ＰＲ
ＯＣＥＳＳＩＮＧ　ＩＭＰＬＩＥＤ　５ＰＥＣＩＦＩＥ
ＲＳＩＮ　Ａ　ＰＩＰＥＬＩＮＥＤ　ＰＲＯＣｔ！５Ｓ
ＯＲ））　；　Ｄ、フィツト氏等の「ブランチ予想（Ｂ
ＲＡＮＣＩＩ　ＰＲＥＤＩＣＴＩＯＮ）Ｊ　；　フォラ
サム氏等の「デジタルコンピュータのパイプライン式フ
ローティングポイント加算器（ＰＩＰＥＬＩＮＥ！Ｄ　
　ＦＬＯＡＴＩＮＧ　　ＰＯＩＮＴ　　ＡＤＤＥＲＦＯ
ＲＤＩＴＩＧＡＬ　　ＣＯＭＰＵＴＥＲ）Ｊ　；グラン
ドマン氏等の「自己計時式レジスタファイル（ＳＲＬＰ
　ＴＩＭＥＤ　ＲＥＧＩＳＴＥＲＦＩＬＥ）Ｊ　；ベベ
ン氏等の［パイプライン式コンピュータシステムにおい
てエラーを検出して修正する方法及び装置（ＭＥＴＩＩ
ＯＤ　ＡＮ口＾ＰＰＡＲＡＴｔｌＳ　ＦＯＲＤｌｌ！Ｔ
ＥＣＴＩＮＧ　ＡＮＤＣＯＲＲＥＣＴＩＮＧ　ＥＲＲＯ
Ｓ　ＩＮ　Ａ　ＰＩＰＥＬＩＮＥＤ　ＣＯＭＰＵＴＥＲ
５ＹＳＴＥＭ）Ｊ　；　フリン氏等の「マルチプロセッ
サシステムにおいてシステム制御ユニットを用いて通信
要求を仲裁する方法及び装置（ＭＥＴＩＩＯＤ　ＡＮＤ
　ＭＥＡＮＳＦＯＲＡＲＢＩＴＲＡＴＩＮＧ　　ＣＯＭ
ＭＵＮＩＣＡＴＩＯＮ　　ＲｆｉＱＵＥＳＴＳ　　ＵＳ
ＩＮＧＡ　５ＹＳＴ聞Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＩＮ
　Ａ　ＭＵＬＴＩ−ＰＲＯＣＢＳＳＯＲ５ＹＳＴＥＭ）
Ｊ　；　Ｅ、フィツト氏等の「マイクロコード化実行ユ
ニットにおいて並列動作で多機能ユニットを制御する方
法（ｃＯＮＴＲＯＬ　ＯＦ　ＭＵＬＴＩＰＬＥ！　ＦＵ
ＮＣＴＩＯＮＵＮＩＴＳ　ＷＩＴＨＰＡＲＡＬＬＥＬ　
０ＰＥＲＡＴＩＯＮ　ＩＮ　Ａ　ＭＩＣＲＯＣＯＤＥＤ
ｌｌｉＸＥＣＵＲＩＯＮ　ＵＮＩＴ）Ｊ　；　ウェブ二
世氏等の「仮想メモリシステムをベースとするデジタル
コンピュータの命令パイプライン内において予めフェフ
チした命令でメモリアクセス例外を処理する方法（ＰＲ
Ｏ−ＣＥＲＳＳＩＮＧ　ＯＦ　ＭＥＭＯＲＹ　ＡＣＣＥ
ＳＳ　ＥＸＣＥＰＴＩＯＮＳ圓ＩＴＨＰＲＥ−ＦＥＴＣ
ＨｔｉＤ　ｌＮ５ＴＲＵＣＴＩＯＮＳ賀ＩＴＨＩＮ　Ｔ
ＩＩＨｌＮ５ＴＲＵＣＴＩＯＮ　ＰＩＰＥＬＩＮＥ　Ｏ
Ｆ　Ａ　ＶＩＲＴＵＡＬ　ＭＥＭＯＲＹ　ＳＹＳＴＥＭ
ＢＡＳＥＤ　ＤＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ）Ｊ　
；　ヘザリントン氏等の［エラー修正機能を有するライ
トバックバッツァ　　（ＷＲＩＴＥ　　ＢＡＣＫ　　Ｂ
ＵＦＦＥＲ讐ＩＴＨＥＲＲＯＲＣ０ＲＲＥＣＴＩＮＧＣ
ＡＰＡＢＩＬＩＴＩＥＳ）Ｊ　；　フリン氏等の「マル
チプロセッサシステムにおいてシステム制御ユニットを
用いて通信要求を仲裁する方法及び手段（ＭＥＴＨＯＤ
ＡＮＤ　　ＭＥ！ＡＮＳ　　ＦＯＲＡＲＢＩＴＲＡＴＩ
ＮＧ　　ＣＯＭＭＵＮＩＣＡＴＩＯＮＲＥ！ＱＵＥＳＴ
Ｓ　　ＵＳＩＮＧ　　Ａ　　ＳＹＳＴＢＭ　　Ｃ０ＮＴ
Ｒ０Ｌ　　ＵＮＩＴ　　ＩＮ　　ＡＭＩＪＬＴＩ−ＰＲ
ＯＣＩ！５ＳＯＲＳＹＳＴＥＭ）Ｊ　；チナスウェイ氏
等の［マルチプロセッサシステムにおいてシステムユニ
ット間でデータトランザクションを行なうモジュール式
クロスバ−相互接続ネットワーク（ＭＯＤＵＬＡＲＣＲ
Ｏ５ＳＢＡＲＩＮＴＥ！ＲＣＯＮＮＥＣＴＩＯＮ　ＮＥ
Ｔ１４０ＲＫＦＯＲＤＡＴＡ　ＴＲＡＮＳＡＣＴＩＯＮ
Ｓ　ＢＥＴＷＥ［ＩＮ　ＳＹＳＴＥＭ　ｔｌＮＩＴｓＩ
Ｎ　Ａ　ＭＵＬＴＩ−ＰＲＯＣｔ！５ＳＯＲＳＹＳＴＥ
Ｍ）Ｊ　；ポルジン氏等の「入力／出カニニットとマル
チプロセッサシステムのシステム制御ユニットとをイン
ターフェイスする方法及び装置（ＭＥＴＨＯＤ　ＡＮＤ
　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ
　　Ａ　　ＳＹＳＴＥＭ　　Ｃ０ＮＴＲ０Ｌ　　ｔｌＮ
ＩＴ　　ＦＯＲＡＭｔｌＬＴＩ−ＰＲＯＣＥＳＳＯＲＳ
ＹＳＴＥＭ　ＷＩＴ）ｌ　ＩＮＰＵＴｌｏＵＴＰｔｌＴ
ＵＮＩＴＳ）Ｊ　；ガグリアード氏等の［マルチプロセ
ッサシステムのシステム制御ユニットとシステムメイン
メモリとをインターフェイスする手段を用いるメモリ構
成（ＭＥＭＯＲＹ　Ｃ０ＮＦＩＧｔｌＲＡＴＩＯＮ　Ｆ
ＯＲＵＳＥＷＩＴＨＭ［ＥＡＮＳ　ＦＯＲＩＮＴＥＲＰ
ＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０ＬＵＮＩ
Ｔ　ＦＯＲＡ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳ
ＴＥＭ　ＷＩＴＩ（ＴＨＥＳＹＳＴＥＭ　ＭＡＩＮ　Ｍ
ＥＭＯＲＹ）Ｊ　；そしてガグリアード氏等の［システ
ムモジュール間のＤＲＡＭ制御信号のエラーチエツクの
ための方法及び手段（ＭＥＴＩＩＯＤ　ＡＮＤＭＥＡＮ
Ｓ　　ＦＯＲＥＲＲＯＲＣＨＥＩＪＩＮＧ　　ＯＦ　　
ＯＲ八へ−ＣＯＮＴＲＯＬＳＩＧＮＡＬＳ　Ｂ［！ＴＷ
ＥＥＮ　ＳＹＳＴＥＭ　ＭＯＤＵＬＥＳ）Ｊ　。
本発明は、−船釣に、複数ボートからのメモリ・リクエ
ストを制御しプライオリタイジング（優先処理）する装
置に関するもので、特に、複数のリクエストボートに有
し、パイプラインのステージの間のバラレリズム（並行
性）を最大とし且つその間のコンフリクトを最小として
パイプラインの実行に適した装置に関するものである。
（従来の技術） 簡単なコンピュータシステムは、典型的には、単一の点
のみから順次にメモリにアクセスするようになっている
。通常、実行ユニットは、データが実際に必要な時に、
すべてのメモリ・アクセス作用を開始する。例えば、Ｃ
ＰＵが１つの命令の実行を完了し、次の命令の実行準備
状態の時にのみ、その次の命令がメイン・メモリから取
り出される。また、現在実行されている命令が、メモリ
読取動作を行なうことを必要とする場合、実行ユニット
がオペランド処理ユニット（ＯＰ　Ｕ）を働かせること
を命令するまで、その読取操作を開始し所望のオペラン
ドで検索するためにＯＰＵは何もしない。またＯＰＵが
ＣＰＵの指示でその単一作用を一旦開始すると、これは
、現在の命令が完全に実行され次の命令が検索されるま
で、単にアイドル状態となったままである。従って、デ
ータが実際に必要とされるまで、データのリクエストを
待つことによって、リクエストされたデータがメモリか
らもどされるまで、実行ユニットは単に待つだけで、何
もしてはならない。
ＣＰＵの部分をもっと有効に使用するために、もう少し
複雑なコンピュータシステムは、命令のブリフェッチン
グ段を使用する。ブリフエツチャは、実行ユニットとは
独立に作用して命令を検索し、現在の命令の実行が完了
する時に、上記の命令が直ちに実行ユニットに与えられ
るようにする。
これらのコンピュータシステムにおいては、ブリフェッ
チャは相当に簡単で低コストの装置で、コンピュータシ
ステムの動作速度を著しく改良するものである。このシ
ステムが簡単であるために、このシステムをメモリに完
全に独立にアクセスさせることができる。すなわち、実
行ユニットによって開始されるメモリ・リクエストはブ
リフエツチャによって開始されるメモリ・リクエストと
リソースを共用することはない。かくして、全くメモリ
・アクセスのコンフリクトは生じない。
高速のパイプライン型のコンピュータシステムの出現と
ともに、命令処理は複数の小さいステージに分割された
。ここで、各ステージは、他のステツの各々によって行
なわれる動作から実質的に独立して、各命令に対するそ
の処理を連続的に行なう、かくして、−時に１つの命令
を処理するのではなく、同時に種々の処理ステージに複
数の命令が存在する。しかし、複雑な命令セット機にお
いては、種々の目的でメモリ・レファレンスがつくられ
る。これらのメモリ・レファレンスはパイプラインの種
々異なるステージで論理的に行なわれる。かくて、パイ
プライン型コンピュータシステムにおいては、メモリ・
リクエストは複数の異なるパイプラインステージから発
生する。
各パイプラインのステージに、メモリに対する完全に独
立のアクセスを許すパイプライン型のコンピュータシス
テムを構成することは極めて困難で費用がかかるであろ
う。パイプラインの各ステージ毎に複雑で高価なリソー
スがダブって設けられることとなろう。それ故、複雑で
高価なリソースをダブって設けることを制限しながら、
メモリへの独立で並行なアクセスを最大化するパイプラ
イン型コンピュータシステムをつくることが望まれる。
（発明の要旨） 本発明は、上述の問題の１またはそれ以上を解決しよう
とするものである。
本発明の主たる目的は、プライオリティ・スキームに従
ってメモリ・リクエストを多重化するパイプライン型コ
ンピュータシステムを提供することである。
本発明の他の目的は、最もクリティカルなメモリ・リク
エストを最初に取扱うが、最高のプライオリティのリク
エストが直ちに扱うことができない時には、他のもっと
クリティカルでないリクエストの処理を可能にする多重
化したプライオリタイズ（優先処理）されるメモリ・ア
クセス・スキームを提供することである。
本発明の一つの特徴によれば、パイプライン型のコンピ
ュータシステム内の複数のロケーションからの独立のメ
モリ・アクセス・リクエストを制御する装置が提供され
る。この装置は、複数の並行なロケーションにメモリ・
アクセス・リクエストの各々を一時的に記憶する手段を
有している。
第１のプライオリタイゼーション・スキームに従って、
上記の記憶されたメモリ・アクセス・リクエストにアク
セスし、記憶されたメモリ・アクセス・リクエストの中
の選択された１つを供給する第１のマルチプレクサ手段
が設けられる。記憶されたメモリ・アクセス・リクエス
トの中の選択された１つを受取り、選択されたリクエス
トをフィジカル・メモリ・アドレスに変換し、そのフィ
ジカル・メモリ・アドレスを供給するようになっている
トランスレーション・バッファが設けられる。
この装置は、さらに、複数の並列ロケーションにフィジ
カル・アドレスの各々を一時的に記憶する手段を含む。
第２のプライオリティゼーション・スキームに従って、
記憶されたフィジカル・アドレスにアクセスし、記憶さ
れたフィジカル・アドレスの中の選択された１つを供給
する第２のマルチプレクサ手段が設けられる。最後に、
記憶されているフィジカル・アドレスを受取り、記憶さ
れているアドレスをキャッシュ内に現在保持されている
アドレスに比較し、ヒツトに応答して記憶されているア
ドレスに記憶されたデータにアクセスし、ミスの検出に
応答してキャッシュのレフィルを開始するようになって
いるキャッシュが設けられる。
本発明の他の目的および利点は下記の詳細な説明および
図面から理解されよう。
（実施例） 本発明には、種々の変型が可能であるが、例として特定
の実施例を図示し説明する。しかし、本発明をこの特定
の形態に限定しようとするものではなく、本発明は特許
請求の範囲に記載された範囲に入る総ての変型、均等物
を含むものである。
第１図はパイプライン型コンピュータシステム１０の一
部分のトップレベルのブロックダイアグラムである。シ
ステムｌＯは、少くとも１つのセントラル・プロセシン
グ・ユニット（ｃＰ　Ｕ）１２を有し、これはメイン・
メモリ１４にアクセスする。このようなシステムにおい
ては、メインメモリ１４を共用することによって付加的
なＣＰｕを設けることができることを理解しなければな
らない。例えば、４個までのＣＰＵを設け、同時に動作
させ、共用されたメイン・メモリ１４を通して連絡させ
ることが実際的である。
ＣＰＵ１２内で、個々の命令の実行は複数の小さいタス
クに分けられる。これらのタスクは、その目的に対して
最適化した専用の別々の独立したファンクション・ユニ
ットによって行なわれる。
各命令は最終的に異なる作用をするものであるが、各命
令が分割される小さいタスクの多くは、総ての命令にと
って共通である。−船釣に、１つの命令の実行の間に、
下記のステップが行なわれる。命令のフェッチ（取出し
）、命令のデコード、オペランドのフェッチ、実行およ
び結果の記憶。
か（して、専用のハードウェア・ステージを使用するこ
とによって、ステップをオーバラップすることができ、
これによって全命令のスループットを増大できる。
パイプラインを通るデータバスは、各パイプラインステ
ージの結果を次のパイプラインステージにトランスファ
するためのレジスタのそれぞれの組を含む。これらのト
ランスファレジスタは共通のシステムクロックに応答し
てクロックされる。
例えば、第１のクロックサイクル中には、命令フェッチ
にディジケイトされたハードウェアによって第１の命令
が取り出される。第２のクロックサイクル中には、取出
された命令がトランスファされ命令デコードハードウェ
アによってデコードされるか、同時に、次の命令が命令
フェッチハードウェアによって取出される。第３のクロ
ックサイクルにおいて、各命令はパイプラインの次のス
テ−ジにシフトされ、新しい命令がフェッチされる。
かくして、パイプラインがフィルされた後に、各クロッ
クサイクルの終りで命令が完全に実行される。
このプロセスは製造工程におけるアッセンブリ・ライン
に類似する。各作業者は、その作業ステージを通過する
製品毎に単一のタスクを実施するようにディジケートさ
れている。各タスクが行なわれると、製品は完成に近づ
く。最終ステージで、作業者がその割当てられたタスク
を行なう毎に、完成した製品がアッセンブリ・ラインか
ら出される。
第１図に示すように、各ＣＰＵ１２は少くとも３つのフ
ァンクション・ユニットすなわち、メモリ・アクセス・
ユニット１６、命令ユニット１８、実行ユニット２０に
分けられる。
命令ユニット１８は命令をブリフェッチし、オブコード
をデコードして、オペランドおよびレザルト・スペシフ
ァイアを得て、オペランドをフェッチし、プログラムカ
ウンタを更新（アップデート）する。命令ユニット１８
はオペランド処理ユニット２２、プログラムカウンタ２
４、命令デコーダ２６を含む。プログラムカウンタ２４
は命令ユニット内に保持され、従って、メモリ・アクセ
ス・ユニット１６内に保持されて高速キャッシュ・メモ
リ２８から正しい命令を検索できる。キャッシュ２８は
メイン・メモリ１４に記憶された情報の小部分のコピー
を記憶し、メモリ・アクセス・タイムを減少することに
よって処理速度を増大するのに使用される。キャッシュ
２８の動作はメモリ・アクセス・ユニットエ６の説明に
関連して詳細に説明する。
プログラムカウンタ２４は、好ましくは、メイン・メモ
リ１４およびキャッシュ２８のフィジカル・メモリ・ロ
ケーションではなく、仮のメモリ・ロケーションを使用
するのがよい。かくしてプログラムカウンタ２４の仮の
アドレスは、命令を検索できる前に、メイン・メモリ１
４のフィジカル・アドレスにトランスレートしなければ
ならない。
従って、プログラムカウンタ２４の内容はメモリ・アク
セス・ユニット１６にトランスファされ、ここで、トラ
ンスレーション・バッファ３０がアドレス変換を行なう
。
変換されたアドレスを使用して、キャッシュ２８内のフ
ィジカル・メモリ・ロケーションから命令が検索される
。キャッシュ２８はデータ・リターン・ライン３２で命
令を命令デコーダ２６に送る。キャッシュおよびトラン
スレーション・バッファの構成および動作については、
ディジタル・エクィップメンント・コーギレーション発
行のレビイ　（Ｌｅｖｙ）およびニックハウス・ジュニ
ア（Ｅｃｋｈｏｕｓｅ　Ｊｒ、）の「コンピュータ・プ
ログラミングおよびアーキテクチャ、Ｔｈｅ　ＶＡＸ−
ＩＩ　Ｊのチャプタ１１に説明されている。
また、オペランド処理ユニット（ＯＰＵ）２２は仮のア
ドレスを生じる。特に、０ＰＵ２２は、メモリーソース
（読取）および行先（書込）のオペランドに対する仮の
アドレスを生ずる。少くともメモリー読取オペランドに
対しては、０ＰＵ２２はこれらの仮のアドレスをメモリ
・アクセス・ユニット１６に送らなければならない。こ
のユニット１６で、仮のアドレスはフィジカル・アドレ
スにトランスレートされる。次に、キャッシュ２８のフ
ィジカル・メモリー・ロケーションがアクセスされて、
メモリーソース命令のためのオペランドをフェッチする
。成るメモリー行先命令に対しては、０ＰＵ２２はオペ
ランドの仮想アドレスを実行ユニット２８に送る。
仮のアドレスは、例えば、３２ビツトの２進数である。
３２ビツトの仮のアドレスを送るのに加えて、０ＰＵ２
２は、オペランドが読取操作を特定するか書込操作を特
定するかを指示する３ビツトのコントロールフィールド
を送る。コントロールフィールドが、仮のアドレスが読
取オペランドに対応することを指示する場合には、キャ
ッシュ２８は、アイデンティファイされたフィジカル・
メモリ・ロケーションからのデータを検索し、これをデ
ータ・リターン・ライン３４で実行ユニット２０に送る
。
逆に、書込操作については、書込アドレスは、書込むべ
きデータが得られるまで蓄積される。明らかに、ＭＯＶ
ＥまははＡＤＤのような命令に対しては、書込むべきデ
ータは命令の実行が完了してしまうまで、得られない。
しかし、行先の仮アドレスは、命令の実行に要する時間
の間、対応するフィジカル・アドレスにトランスレート
できる。また、命令が行なわれる全レートを増大させる
ために、この時間に、０ＰＵ２２が複数の命令スペシフ
ァイアをブリプロセスするのが望ましい。これらの目的
で、メモリ・アクセス・ユニット１６には可変数の書込
操作のフィジカル行先アドレスを記憶するために、トラ
ンスレーション・バッファ３０とキャッシュ２８の中間
に「書込キュー」３６が設けられる。書込キュー３６は
、実行ユニット２０が命令を完了し、データをメモリ・
アクセス・ユニット１６に送るまでアドレスを保持する
。データは前に記憶された書込アドレスとペアとされて
、キャッシュ２８にそのメモリーロケーションで書込ま
れる。
また、０ＰＵ２２は、メモリ・オペランドではない命令
によって動作する。例えば、０ＰＵ２２は、即値オペラ
ンド、ショート・リテラル・レジスタ・オペランドも処
理する。これらの型式の命令の各々において、０ＰＵ２
２はその結果を実行ユニット２０に直接送る。
命令処理の第１のステップは、命令の「オプコード」部
分をデコードすることである。各命令の第１のセグメン
トはそのオプコードより成り、このオプコードは命令に
おいて行なわれるべき操作をスベシファイする。デコー
ディングは、命令デコード２６で標準のテーブル・ルッ
ク・アップ技術を使用して行なわれる。命令デコーダは
、ルック・アップ・テーブルで命令を実行するためにマ
イクロコードスターティングアドレスをみつけ、スター
ティングアドレスを実行ユニット２０に送る。その後、
実行ユニット２０は、指示されたスターティングアドレ
スで始めて、プリストアされたマイクロコードを実行す
ることによって、スベシファイされた操作を行なう。ま
た、デコーダ２６は、命令中でソースと行先のスペシフ
ァイが生ずるところを決定し、これらのソースおよび行
先のスペシファイアをオペランド処理ユニット２２に送
って、命令の実行前にブリプロセスを行なう。
メモリ・アクセス・ユニット１６は、キャッシュ２８、
書込キュー３６、−組のレジスタ３８、マルチプレクサ
４０を含む、前述のように、キャッシュ２８は、メイン
・メモリＩ４内に記憶された情報の小部分のコピーを記
憶するのに使用される高速メモリである。キャッシュ２
８はメイン・メモリ１４よりもずっと速い速度でアクセ
スできる。それ故、その目的はメモリ・アクセス（読取
または書込）を行なうに必要な平均時間を減少すること
にある。キャッシュ２８はメイン・メモリに蓄積されて
いる情報の小部分のみを記憶するので、キャッシュ２８
内に含まれてないメモリにアクセスを試みようとする命
令があるであろう。キャッシュ２８これらの「ミス」が
生じた時にこれを確認し、これらの場合、キヤ、ツシュ
２８はメイン・メモリ１４からアイデンティファイされ
たデータを検索する。もちろん、これらの「ミス」の間
、ＣＰＵ１２の性能は影響を受けるが、全体のメモリ・
アクセス速度は増大される。
トランスレーション・バッファ３０は、最モ近く使用さ
れた仮アドレスからフィジカル・アドレスへのトランス
レーションを記憶する高速の連想記憶装置である。仮想
メモリ・システムにおいては、リファレンスから単一仮
想アドレスまでには所望の情報が得られるようになる前
に、数個のメモリーリファレンスを生じ得る。しかし、
トランスレーション・バッファが使用される時には、ト
ランスレーションは、トランスレーション・バッファ３
０内に単に「ヒツト」をみつけるだけとされる。トラン
スレーション・バッファ３０の使用は、メイン・メモリ
１４にアクセスしなければならない数を減少し、それに
より、全体のプロセッサ速度を増大する。もちろん、メ
モリ・リファレンスは、時に、トランスレーション・バ
ッファ３０に記憶されているトランスレーションに「ミ
スＪを生じる。「ミス」の場合には、正しい仮想アドレ
ス−フィジカル・アドレスのトランスレーションがメモ
リから検索され、トランスレーション・バッファ３０に
記憶される。２回目に比較が試みられ、必らず「ヒツト
」を生じる。
−度び、仮想アドレス−フィジカル・アドレスのトラン
スレーションが完了したら、フィジカル・アドレスは書
込キュー３６またはレジスタ３８のいずれかにトランス
ファされる。その名が示唆するように、書込キュー３６
は、対応する命令がメモリへの書込である時にのみ、フ
ィジカル・アドレスを受ける。書込キュー３６の目的は
、書込命令のフィジカル書込アドレスのための一時的な
記憶ロケーションを与えることである。ＣＰＵ１２はパ
イプライン型であるので、記憶すべきデータが利用可能
となる前に、書込アドレスが利用可能である。実際上、
データは実行ユニット２０における命令の実行後にのみ
、利用可能となる。さらに、パイプライン内の命令に対
する複数のスペシファイアをプリプロセスすることが望
ましいので、多数のフィジカル書込アドレスが対応する
データを待っている可能性がある。従って、書込キュー
３６は、多数のフィジカル書込アドレスに適応する複数
のポジションの先入れ先出しバッファである。
逆に、フィジカル・アドレスに対応する命令が読出し命
令である場合には、トランスレーション・バッファは読
出し命令のオペランドに対するフィジカル・アドレスを
与える。読出しアドレスは、レジスタ３８の１つにトラ
ンスファされ、ここでマルチプレクサ４０により選択さ
れキャッシュ２８に供給される。キャッシュ２８はアイ
デンティファイされたメモリーロケーションにアクセス
し、このロケーションに記憶されたデータを、データリ
ターンライン３４を通って、実行ユニット２０に送る。
読出しに対してはオペランドフェッチの間にキャッシュ
に即時アクセスするが、書込に対しては命令実行の間に
遅延されるＣＰＵ１２の能力は、パイプラインにタイミ
ングの問題を生じ得る。例えば、順次の命令は、しばし
ば、第１の命令がメモリーのロケーションをモディファ
イすることを要求するが、後の命令はこの同じアドレス
を読出す。両方の命令は、小さいステップの列の中で実
行されているので、読出しおよび書込操作がシーケンス
外で行なわれる可能性がある。書込命令に対するスペシ
ファイアが続出命令に対するスペシファイアの前に処理
されて書込操作が続出操作の前に実行されても、実行の
遅延によって、書込操作の結果が記憶される前に、続出
操作のための１またはそれ以上のオペランドがフェッチ
されるかもしれない。それ故、続出オペランドのフェッ
チの結果、実行ユニットに［ステイルＪ　（ｓｔａｌｃ
ｉ）データがリターンされるかもしれない。
第２図はｒＭＯＶＬ、ＭＥＭＩ、ＭＥＭ２Ｊの形態の４
バイトの転送命令に対する命令パイプラインの動作を示
す。ここで、ＭＯＶＬは行なわれるべき動作を示し、Ｍ
ＥＭｌおよびＭＥＭ２は、それぞれ、ソースのアドレス
および行先のアドレスをスペシファイするオペランドス
ベシファイアである。第２図における斜めの方向に沿う
ボックスは、ＣＰＵ１２が転送命令を行なうためにＣＰ
Ｕ１２が行なう順次のアクションを示す。第２図の左か
ら右に向けて、１１の順次に進んだサイクル或いは時間
の間隔（１）でアクションが生じる。
第２図の上から下に向けて、パイプラインの範囲（Ｘ）
に沿って１０の順次のステージでアクションが生じる。
第１のステージで、その命令に対するプログラムカウン
タ（ＰＣ）２４がロケーション２０１においてクリエー
トされる。これは、前の命令に対するプログラムカウン
タ（第１図の２４）の値をインクリメントすることによ
り、或いはブランチ命令のターゲット・アドレスを使用
することによって、なされる。第２のステージにおいて
、ロケーション２０２で、命令ユニット１８はプログラ
ムカウンタ２４の仮想アドレスでトランスレーション・
バッファ３０にアクセスする。トランスレーション・バ
ッファ３０は仮想アドレスをフィジカル・アドレスに変
換し、メモリ・ユニット・キャッシュから命苓ユニット
内のバッファまたはキャソシュ（図示せず）にデータの
ブロックをダウンロード（ｄｏｗｎ　１ｏａｄ）する。
命令ユニット内のバッファまたはキャッシュがＰＣ２４
によって指示された命令を含まない場合には、第２のス
テージを行なうだけでよい。キャッシュ２８は第３ステ
ージでロケーション２０３で読出されて、ＰＣ２４で指
示された命令ＭＯＶＬを検索する。ロケーション２０４
で、第４ステージで、ＭＯＶＬからのオプコードでデコ
ードテーブルにアクセスすることによって命令をデコー
ドする。
その後、第５ステージにおいて、ロケーション２０５で
、第１のオペランドＭＥＭ１から、オペランド仮想アド
レスがクリエートされる。同様に、第５ステージにおけ
る後の時点において、ロケーション２０６で、第２のオ
ペランドＭＥＭ２から行先の仮想アドレスがクリエート
される。第６ステージ内の同時に、ロケーション２０７
で、０ＰＵ２２はトランスレーション・バッファ３０に
アクセスして、オペランドの仮想アドレスをフィジカル
・アドレスに変換する。同様に、パイプラインの第６ス
テージ内の後の時点において、ロケーション２０８で、
０ＰＵ２２はトランスレーション・バッファ３０にアク
セスして、行先の仮想アドレスをフィジカル・アドレス
に変換する。
もちろん、ＭＥＭ２に対応するフィジカル・アドレスに
おいて、記憶すべきデータが読出されてしまうまで、Ｍ
ＥＭ２に対応するフィジカル・アドレスへの書込操作は
完了できない。か（して、データが利用可能になるまで
、ＭＥＭ２アドレスは、書込キュー６に記憶される。ロ
ケーション２０９における第７ステージでは、メモリ・
アクセス・ユニット・キャッシュ２８を読出シ、ソノデ
ータを実行ユニット２０に送る。
第８ステージにおいて、ロケーション２１０でオペラン
ド・データおよび結果のアドレスの総てが利用可能で、
命令が実行される。第９ステージにおいて、ロケーショ
ン２１１で、データと書込フラッグはメモリ・アクセス
・ユニット１６に送られ、書込キュー・アドレスは書込
キューから除去され、キャッシュ・ヒツトのについてテ
ストするだめにキャッシュタグにアクセスされる。キャ
ッシュ・ヒツトを仮定すると、第１０および最終ステー
ジにおいて、ロケーション２１２で実際の書込が生ずる
。
従って、パイプライン型のプロセッシングの出現ととも
に、メモリ・アクセスの作用は、０ＰＵ２２、ＰＣ２４
、実行ユニット２０のような複数のロケーションから発
生されることがわかる。さらに、コンピュータシステム
がパイプライン型であるために、これらの複数のメモリ
ーリクエストは同時に発生する可能性を有している。従
って、複数ソースの各々からのメモリーリクエストを取
扱うための専用ハードウェアを構成する複雑かつ高価な
提案を避けるために、トランスレーション・バッファ３
０およびキャッシュ２８のリソースを共用する多重処理
および優先処理のスキームが設けられる。
次に第３図について、トランスレーション・バッファ３
０へのプライオリダイズされマルチプレックスされたア
クセスについて説明する。トランスレーション・バッフ
ァ３０は５つの異なるソースから仮想アドレスを受ける
ように接続される。
これらのソースの中の３個はメモリ・アクセス・ユニッ
ト１６の外にあり、以後、エクスターナルと称する。残
りの２つのソースは、メモリ・アクセス・ユニット１６
内から制御され、以後、インタナルと称する。これらの
インタナルレジスタは、トランスレーション・バッファ
がメモリからの仮想−フィジカルのトランスレーション
を検索するのを「ミス」しこれをトランスレーション・
バッファ３０内に入れた間に使用される。
エクスターナルソースは、命令プリフェッチ・アドレス
を送る責任のあるＩ−バッファ４２と、オペランドのブ
リフェッチ・アドレスを送る０ＰＵ２２と、暗黙のオペ
ランド・アドレスを送る実行ユニット２０を含む。トラ
ンスレーション・バッファ３０は、エクスターナル・ア
ドレスのどれが処理されているかに無関係で、すべて同
じに取扱われる。
これらのエクスターナルソースの各々はマルチプレクサ
５０の入力に送られ、マルチプレクサ５０は選択された
入力を制御可能にトランスレーション・バッファ３０に
送る。トランスレーション・バッファは、受けとった仮
想アドレスを、最近使用された仮想−フィジカル・アド
レス変換のキャッシュ５１に比較する。マツチ状態がみ
つかったら、トランスレーション・バッファ３０は対応
するフィジカル・アドレスを選択し、これをキャッシュ
２８に送る。仮想−フィジカル・トランスレージジンを
フェッチするためにキャッシュ２８にアクセスする必要
はない。その理由は、これは前に使用されているために
トランスレーション・バッファ・キャッシュ５１にすで
に存在しているからである。然して、トランスレーショ
ン・バッファ３０は、メモリへのアクセスの数を減少す
ることによって、プロセ・ノサ速度を著しく改良する。
しかし、トランスレーション・バ・ソファ・キヤ・７シ
ユ５１は少数の仮想−フィジカル・トランスレーション
しか含んでいない。従って、現在トランスレートされて
いる仮想アドレスがトランスレーション・バッファ・キ
ャッシュ５１内に存在しないことがあり得る。このよう
なことが生じると、メモリから変換を検索して、これを
トランスレーション・バッファ・キャッシュ５１に入れ
て、仮想−フィジカル変換が完成し得るようにする必要
がある。
選択されたエクスターナルソースによって送られる仮想
アドレスは、トランスレーション・バッファ・フィック
ス・アンプ・ユニット（ＴＢＦｉｘｕｐ）　５２にも送
られる。その名前かられかるように、ＴＢフィックスア
ップ５２は主として、トランスレーション・バッファ・
キャッシュ５１内に存在してない変換を検索しこれをト
ランスレーション・バッファ３０に入れるように、デデ
イケートされる。
ＴＢフィックスアップ５２はマルチプレクサ５０から仮
想アドレスを受けるが、「ミス」が発生する時にトラン
スレーション・バッファ３０を固定することのみが必要
である。従って、トランスレーション・バッファ３０は
ＴＢフィックスアップ５２にミス信号を送って、計算さ
れたアドレスをキャッシュ２８に送らせる。ＴＢｒミス
」の場合には、変換がキャッシュ２８から検索され、ト
ランスレーション・バッファ・キャッシュ５１に記憶さ
れる。かくして、すぐに続いてトランスレーション・バ
ッファ・キャッシュ５１を現存の仮想アドレスに比較す
ることによって、必らず「ヒツト」を生じることになる
。それ故、ＴＢフィックスアップ５２は、一時的に、ト
ランスレーション・バッファ・キャッシュ５１をアップ
デート（更新）するように、トランスレーション・バッ
ファ３０をコントロールする働きをし、これにより、現
在の変換は「ミス」から「ヒツト」に変更され、仮想−
フィジカル・トランスレーションは完了する。
時によって、ＴＢｒミス」から回復するために、もっと
精巧な方法が必要とされることがある。これらの場合に
は、キャッシュ２８に直接的にアクセスしないで、ＴＢ
フィンクスアップ５２が第２図でトランスレーション・
バッファ３０に仮想アドレスを提供するようにしなけれ
ばならない。この第２のアクセスを達成するために、イ
ンクナル・レジスタ５４にＴＢフィックスアップ５２に
よって仮想アドレスが負荷される。インタナル・レジス
タ５２は２人力マルチプレクサ５６を通してマルチプレ
クサ５０の人力ボートの１つにアクセスする。またシー
ケンサ５８がインタナル・レジスタ５４と同じバスでＴ
Ｂフィックスアップ５２から入力を受ける。シーケンサ
５８はマルチプレシジョン操作の間、或いは、メモリか
ら複数の連続するバイトを読出すことが必要なライン境
界を横切る操作の間に使用される。シーケンサ５８はア
ドレスをインクリメントし、これをマルチプレクサ５６
の１つの入力に送る。
アービトレーションロジック（ａｒｂｉｔｒａｔｉｏｎ
ｌｏｇｉｃ）　５７が、プライオリティゼーション（優
先処理）スキームに従ってマルチプレクサ５０゜５６の
両者を制御する。インタナルレジスタ５４．５８は、も
ちろん、最高のプライオリティを割当てられている。明
らかに、ＴＢミスが発生したら、ＴＢ３０は、キャッシ
ュ５１をアップデートできるまで、停められる。それ故
、インターナルレジスタ５４．５８は現在のミスを解消
するために最高のプライオリティを必要とする。しかし
、インターナルレジスタ５４．５８が現に使用されてな
い時には、アービトレーションロジック５７がエクスタ
ーナルレジスタ２０．２２．４２の間からプライオリテ
ィを決定しなければならない。
プライオリティは、実行ユニット２０によって現に処理
されている命令に対するインパクトに従って、エクスタ
ーナルレジスタ２０．２２．４２の間に割当てられる。
それ故、実行ユニット２０によるリクエストは、必らず
、現に処理されている命令に関連される。従って、実行
ユニットのリクエストは最高のプライオリティを割当て
られる。
すなわち、実行ユニット２０がメモリ・アクセス・リク
エストを発する時に、たとえ先きの０ＰＵ２２またはＩ
　ＢＵＦ　４２のリクエストが係属中であろうと、アー
ビトレーションロジック５７は、実行ユニットのリクエ
ストをＴＢ３０にアクセスすることを許可する。
同じプライオリティのスキームは残りの２つのエクスタ
ーナルレジスタ２２．４２にも実施され、０ＰＵ２２は
実行ユニット２０に動作的に近接しているので、これは
次に最も高いプライオリティを割当てられる。かくして
、ＩＢＵＦ４２は現在の命令に対するインパクトが最も
小さいのでＩＢＵＦ４２は最低のプライオリティを割当
てられる。さらに、命令デコーダ２６は現に処理されて
いる命令よりも命令前とし得ることに注意しなければな
らない。かくして、ＩＢＵＦ４２の処理に何等かの遅延
がある時に、この遅延は実行ユニットでの命令処理速度
にインパクトを与えることなしに容易に吸収される。
アービトレーションロジック５７は、リクエストが係属
中である時を決定するために、３個のエクスターナルレ
ジスタ２０．２２．４２からリクエスト入力を受け、る
。これらのリクエスト入力はレジスタ２０，２２．４２
に記憶され、トランスレーションバッファ３０を通して
パイプラインとされて、キャッシュ２８へのアクセスを
待ちながら、アドレスがそのソースに関してアイデンテ
ィファイでき且つレジスタ３８中に別々に記憶できるよ
うにされる。
次に、第４図に、キャッシュおよびその関連アドレスお
よびデータインタフェースのブロックダイアグラムを示
す。複数レジスタ３８は、ＩＢＵＰ。
ＯＰＵおよび実行ユニットに対する別々のレジスタ６０
．６２．６４を含む。このようにして、別々のリクエス
トが再びプライオリクイズされ、個々のリクエストがキ
ャッシュ２８内でミスすると、他の係属中のリクエスト
が処理され、一方、メインメモリ１４は所望のデータを
キャッシュ２８に戻どるように働く。
この点でエクスターナルレジスタ６０，６２．６４の間
のプライオリティはエクスターナルレジスタ２０，２２
．４２のプライオリティと同じ状態にある。唯一の相違
点は、キャッシュ２８がトランスレーションバッファ３
０と異なって、メインメモリ１４からのレフィルが係属
している間に他のキャッシュのリクエストを取扱うよう
に構成されていることである。かくして、キャッシュ２
８内のミスが他の係属中のメモリーアクセスを停めるこ
とはない。
書込キュー３６に記憶されているアドレスは実行ユニッ
ト２０から送られるデータに関連しているので、これは
最高のプライオリティを割当てられる。書込バッファ６
６が、実行ユニット２０からの３２ビツトのデータバス
とキャッシュの６４ビツトのデータバスの間に接続され
る。かくして、書込バッファ６６は、キャッシュ２８が
その現在の操作を完了する間に、実行ユニットのデータ
を記憶する。しかし、次のクロックサイクルの柊で実行
ユニット２０を停めるのを避けるために、書込バッファ
６６は次のクロックサイクルにおいてキャッシュ２日に
対して空白とされる。このような書込バッファ６６の迅
速な取扱いを行なうために、書込キュー３６はキャッシ
ュ２８に対して最高のプライオリティをもたねばならな
い。
前述のように、キャッシュのデータバスはメインメモリ
１４および書込バッファ６６に接続される。かくて、マ
ルチプレクサ６８がキャッシュ２８によって使用されて
、メインメモリＩ４の内容または書込バッファ６６の内
容を選択的に負荷する。同様にマルチプレクサ４０はキ
ャッシュ・アドレス・バスへのアクセスを制御する。レ
ジスタ３８の各々および書込キュー３６が、マルチプレ
クサ３０への入力として接続され、このマルチプレクサ
はアービトレーションロジック７０のセントによって制
御される。また、データバスは書込キュー３６より高い
プライオリティをもつ。これは、前にミスしたメモリー
リクエストを取扱うために、キャッシュ２８がメインメ
モリ１４からレフィルデータを受けることができるよう
にするためである。
例えば、実行ユニット２０．０ＰＵ２２、［ＢＵＦ４２
が係属中のメモリ−リクエストを有しているとすると、
アービトレーションロジック７０は実行レジスタ６４の
内容を選択することにより、応答する。このメモリーリ
クエストがキャッシュ２８でミスすると、メインメモリ
１４からのレフィルがリクエストされ、キャッシュ２８
は実行ユニットレジスタ６４内に、「ミス」が発生した
ことを指示するステータス・フラグ（状態標識）をセッ
トする。アービトレーションロジック７０はレジスタ６
０．６２．６４の各々および書込キュー３６においてス
テータスフラグを同期的にサンプリングする。アービト
レーションロジックが実行ユニットレジスタ６４内でミ
スしたステータフラグを検出すると、プライオリティゼ
ーシヲンのスキームは次の最高のバライオリティのリク
エストに移り、マルチプレクサ４０を通してその入力を
選択する。かくしてＯＰＵリクエストがキャッシュ２８
に送られ、キャッシュ２８内に「ヒツト」があると仮定
すると、データが検索され正しい行先に送られる。レフ
ィルデータがメインメモリ１４から利用可能になると、
データリターン信号がアービトレーションロジック７０
に送られ、これはマルチプレクサ６８へのメインメモリ
入力を選択する。ＩＢＵＦが未だ係属中であっても、キ
ャッシュのレフィルはプライオリティを有し、キャッシ
ュ２８は係属している実行ユニットのミスを正しく取扱
う。
トランスレーシランバッファ３０によって新フィジカル
アドレスが送られる時に他のメモリーリクエストが係属
していない場合には、アービトレーションロジック７ｏ
はリクエストを直ちに取扱うことができることを確認す
る。かくして、アービトレーションロジックはリクエス
トをバイパスして、マルチプレクサ７２を経て直接にキ
ャッシュ２８に送る。このようにして、レジスタ３ｏの
１つを無用にローディングおよびアンコーディングする
時間は使われない。
アービトレーションロジック６８はマルチプレクサ４０
．７２．６８のコントロールをするように多数の制御入
力を受ける。例えば、レジスタ３８の各々および書込キ
ュー３６内でステータスフラグにアクセスするのに加え
て、アービトレーションロジック７０はフィジカルアド
レスとパイブライン状態のリクエストおよびアイデンテ
ィフィケーション信号をも受ける。リクエスト信号は、
メモリアクセス作用がリクエストされた時をアービトレ
ーションロジックがアイデンティファイするために必要
である。アイデンティフィケーション信号は、どのレジ
スタ３８或いは書込キュー３６がリクエストを負荷され
ているかを決定するのに有用である。
第５図は、アービトレーションロジック７ｏによってな
される作用制御のスキームを示すフローチャートである
。決定ブロック１００から始めて、ロジック７０は、先
ず、メインメモリ１４がらのレフィルデータが用意され
ているかどうかを決定するためにデータリターン信号を
チエツクする。
メインメモリデータが用意されていれば、コントロール
ブロック１０２に行き、ここでマルチプレクサ６８への
メインメモリ入力が選択され、コントロールはスタート
点に戻る。また、キャッシュのレフィルデータがメイン
メモリ１４から戻されてない場合には、コントロールは
決定プロック１０４に行き、ここで書込キュー３６のリ
クエストラインおよびアップライトラインはポーリング
される。両方の信号がアサート（ａｓｓｅｒｔ）されて
いれば、コントロールはブロック１０６に行き、ここで
、書込キューについてミスか現在存在しているかどうか
を決定するために書込キュー３６のステータスフラグの
ポーリングがなされる。ミスがないと、ブロック１０８
で、マルチプレクサ４０への書込キューの入力が選択さ
れる。書込キューの選択がアサートされなかった場合、
或いは、書込キュー３６についてミスが係属している場
合には、コントロールは次の低いプライオリティのリク
エストに行く。
実行レジスタ６４、ＯＰＵレジスタ６２１ＢＵＰレジス
タ１１４についてもそれぞれ決定ブロック１１０．１１
２．１１４において同様の動作が行なわれる。しかし現
在係属しているリクエストがなくコントロールが決定ブ
ロック１１６に進むと、アービトレーションブロック７
０は、トランスレーションバッファ３０から新しいリク
エストが到着しているかどうかを決定するチエツクをす
る。
新しいリクエストが利用可能で他のリクエストがないと
、アービトレーションロジック７０は、ブロック１１８
でマルチプレクサ７２への第２の人力を選択することに
よって、レジスタ３８およびマルチプレクサ４０をバイ
パスする働きをする。
【図面の簡単な説明】
第１図は中央処理ユニットとこれに組合されたメモリの
一部を示すブロックダイアグラムである。 第２図はロングワードＭＯＶＥオペランドのパイプライ
ン処理の作用を示すダイアグラムである。 第３図はメモリーリクエストを発生できる多数のボート
とのインタフェースを備えたトランレーションバッファ
およびトランスレーションバソファフイックスアノブユ
ニソトのブロックダイアグラムである。 第４図はキャッシュおよびそのアドレスおよびデータイ
ンタフェースを示すブロックダイアグラムである。 第５図はアービトレーションロジックによってなされる
作用のコントロールのスキームを示すフローチャートで
ある。 １０・・・・・・コンピュータシステム、１２・・・・
・・ＣＰＵ、　　　　　１４・・・・・・メインメモリ
、１６・・・・・・メモリアクセスユニット、１８・・
・・・・命令ユニット、２０・・・・・・実行ユニット
２２・・・・・・ｏｐｕ。 ２４・・・・・・プログラムカウンタ ２６・・・・・・命令デコーダ、２８・・・・・・キャ
ッシュ、３０・・・・・・トランスレーションバッファ
、３６・・・・・・書込キュー　　３８・・・・・・レ
ジスタ、４０・・・・・・マルチプレクサ。

Claims (12)

    【特許請求の範囲】
  1. （１）パイプライン状のコンピュータシステムにおける
    複数のロケーションからの独立のメモリー・アクセス・
    リクエストを制御する装置において、複数のパラレルロ
    ケーションにおける上記のメモリー・アクセス・リクエ
    ストの各々を一時的に記憶する手段と、 第１のプライオリティゼーション・スキームに従って上
    記の記憶されたメモリー・アクセス・リクエストにアク
    セスして、上記の記憶されたメモリー・アクセス・リク
    エストの中の選択された１つを供給する第１のマルチプ
    レクサ手段と、 上記の記憶されたメモリー・アクセス・リクエストの選
    択された１つを受け、この選択されたリクエストをフィ
    ジカル・メモリー・アドレスに変換し、このフィジカル
    ・メモリー・アドレスを供給するようになっているトラ
    ンスレーション・バッファと、 複数のパラレルロケーションに上記のフィジカル・アド
    レスの各々を一時的に記憶する手段と、 第２のプライオリティゼーション・スキームに従って上
    記の記憶されたフィジカル・アドレスにアクセスし、上
    記の記憶されたフィジカルアドレスの中の選択された１
    つを供給する第２のマルチプレクサ手段と、 上記の記憶されたフィジカル・アドレスを受けとり、こ
    の記憶されたアドレスをキャッシュに現在保持されてい
    るアドレスと比較し、ヒットに応答して上記の記憶され
    たアドレスに記憶されているデータにアクセスし、ミス
    （ｍｉｓｓ）の検査に応答してキャッシュのレフィルを
    開始するキャッシュと、 を備えたことを特徴とする装置。
  2. （２）上記のキャッシュは、ミスの検出に応答して上記
    の第２のマルチプレクサ手段に信号を送り、上記の第２
    のマルチプレクサ手段は、ミスしたフィジカル・アドレ
    スを一時的に無視し、上記の一時的記憶手段に記憶され
    ている次の最低プライオリティのフィジカル・アドレス
    を供給するようにした請求項（１）記載の装置。
  3. （３）上記の第２のマルチプレクサ手段は、上記のキャ
    ッシュ・レフィルをキャッシュが受けるのに応答して、
    上記のミスされたフィジカル・アドレスを供給するよう
    にした請求項（２）記載の装置。
  4. （４）上記の第２のマルチプレクサ手段は、上記の一時
    的記憶手段に記憶されている他のフィジカル・アドレス
    が全くないことに応答して、上記の一時的フィジカル・
    アドレス記憶手段をバイパスして、上記のフィジカル・
    アドレスを直接的に、上記のキャッシュに送るようにし
    た請求項（２）記載の装置。
  5. （５）パイプライン状のコンピュータシステムにおける
    複数ロケーションからの独立のメモリー・アクセス・リ
    クエストを制御する方法において、複数のパラレル・ロ
    ケーションに上記のメモリー・アクセス・リクエストの
    各々を一時的に記憶する行程と、 第１のプライオリティゼーション・スキームに従って、
    上記の複数の記憶されたメモリー・アクセス・リクエス
    トの中の選択された１つを供給する行程と、 上記の記憶されたメモリー・アクセス・リクエストの中
    の選択された１つを受取り、この選択されたリクエスト
    をフィジカル・メモリー・アドレスに変換し、このフィ
    ジカル・メモリー・アドレスを供給する手段と、 複数のパラレル・ロケーションに、上記のフィジカル・
    アドレスの各々を一時的に記憶する行程と、 第２のプライオリティゼーション・スキームに従って上
    記の記憶されたフィジカル・アドレスにアクセスし、上
    記の記憶されたフィジカルアドレスの中の選択された１
    つを供給する行程と、 この記憶されたフィジカル・アドレスを受け、この記憶
    されたアドレスをキャッシュに現在保持されているアド
    レスに比較し、ヒットに応答して上記の記憶されたアド
    レスに記憶されているデータにアクセスし、ミスの検出
    に応答してキャッシュのレフィルを開始する行程と を特徴とする方法。
  6. （６）上記のキャッシュにおけるミスの検出に応答して
    信号を供給し、ミスしたフィジカル・アドレスを一時的
    に無視し、次の最高のプライオリティのフィジカル・ア
    ドレスを供給する行程を含む請求項（５）記載の方法。
  7. （７）キャッシュが上記のキャッシュのレフィルを受け
    るのに応答して、上記のミスしたフィジカル・アドレス
    を供給する行程を含む請求項（６）記載の方法。
  8. （８）一時的に記憶されている他のフィジカル・アドレ
    スがないことに応答して、上記の一時的なフィジカル・
    アドレスの記憶をバイパスし、上記のキャッシュに上記
    のフィジカル・アドレスを直接的に送る行程を含む請求
    項（５）記載の方法。
  9. （９）パイプライン状コンピュータシステムにおける命
    令デコーダ・オペランド処理ユニット、実行ユニットか
    らのメモリー・アクセス・リクエストをサービスする方
    法において、 （ａ）実行ユニットからのリクエストがオペランド処理
    ユニットからのリクエストおよび命令デコーダからのリ
    クエストに比してプライオリティを有し、且つオペラン
    ド処理ユニットからのリクエストが命令デコーダからの
    リクエストに比してプライオリティを有している第１の
    プライオリティ・スキームに従って上記のメモリー・ア
    クセス・リクエストを選択する行程と、 （ｂ）トランスレーション・バッファを使用して、行程
    （ａ）で選択されたメモリー・アクセス・リクエストに
    対する仮のアドレスを、対応するフィジカル・メモリ・
    アドレスにトランスレートする行程と、 （ｃ）上記の対応するフィジカル・メモリ・アドレスを
    少なくとも３個のレジスタに一時的に記憶する行程と、 （ｄ）実行ユニットからのリクエストが、オペランド処
    理ユニットからのリクエストおよび命令デコーダからの
    リクエストに比してプライオリティを有し、オペランド
    処理ユニットからのリクエストが命令デコーダからのリ
    クエストに比してプライオリティを有している第２のプ
    ライオリティゼーション・スキームに従って、対応する
    メモリー・アクセス・リクエストに基いて上記のレジス
    タに記憶されているフィジカル・メモリー・アドレスを
    選択する行程と、 （ｅ）上記の行程（ｄ）で選択されたフィジカル・メモ
    リー・アドレスをキャッシュ・メモリーに送り、選択さ
    れたフィジカル・アドレスを上記のキャッシュ・メモリ
    に現在保持されているアドレスに比較し、選択されたフ
    ィジカル・アドレスがキャッシュ・メモリに現在保持さ
    れている時に、選択されたフィジカル・アドレスに記憶
    されたデータにアクセスし、選択されたフィジカル・ア
    ドレスがキャッシュ・メモリに現在保持されてない時に
    はキャッシュ・メモリをレフィルする行程と、 を含むことを特徴とする方法。
  10. （１０）キャッシュ・メモリのレフィルを一時的に遅延
    させて、上記のレジスタに記憶されている次の最低のプ
    ライオリティのフィジカル・アドレスを選択し、次の最
    低プライオリティのフィジカル・アドレスが現在このキ
    ャッシュに保持さている時には選択されたフィジカル・
    アドレスに記憶されているデータにアクセスする行程を
    含む請求項（９）記載の方法。
  11. （１１）上記の行程（ｄ）は、書込行列からフィジカル
    ・アドレスを選択する行程を含み、上記の第２のプライ
    オリティ・スキームは、上記の命令デコーダ、上記のオ
    ペランド処理ユニット、上記の実行ユニットからのリク
    エストに比して書込行列のプライオリティを与えるよう
    になっている請求項（９）記載の方法。
  12. （１２）上記の行程（ａ）は、トランスレーション・バ
    ッファ・フィックス・アップ・ユニットからのメモリー
    ・アクセス・リクエストを選択する行程を含み、上記の
    第１のプライオリティ・スキームは、上記の命令デコー
    ダ、上記のオペランド処理ユニット、上記の実行ユニッ
    トからのリクエストに比して上記のトランスレーション
    ・バッファ・フィックス・アップ・ユニットのプライオ
    リティを与えるようになっている請求項（９）記載の方
    法。
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