JPH02272912A - Ｐｌｌ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰ　Ｌ　Ｌ　（ｐｈａｓｅ−１ｏｃｋｅｄ　１
ｏｏｐ）装置に関し、特にループ回路の電圧制御発振器
（ＶＣＯ）に関するものである。

〔従来技術〕

従来この種の分野の技術としては、’　ＰＬＬ活用ガイ
ド」第８版（昭和５８−５−１０）　　誠文堂新光社Ｐ
５〜１７に開示されたものがあった。

第２図は上記文献に開示されたＰＬＬ装置の一構成例を
示すブロック図である。図示するように、ＰＬＬ装置は
、位相比較器２、低域ろ波器（ＬＰＦ）３、増幅器４及
び電圧制御発振器（ＶＯＣ）６を具備し、前記位相比較
器２の一方の入力端子には入力端子１を接続し、位相比
較器２の出力を前記低域ろ波器３に入力し、該低域ろ波
器３の出力を増幅器４を通して電圧制御発振器６の一方
の入力端子に入力すると共に該電圧制御発振器６の他方
の入力端子にはバイアス電圧設定器５からのバイアスを
電圧入力し、該電圧制御発振器６の出力を出力端子７に
接続すると共に、位相比岐器の他方の入力端子に入力し
ている。

次に、上記構成のＰＬＬ装置の動作を説明する。

入力端子１へ入力される入力信号の振幅をＶｌ、角周波
数をω１、時間をｔとすると該入力信号は■、ｓｉｎω
、ｔと表わすことができる。また、電圧制御発振器６の
出力信号の振幅をＶ。、自走角周波数をω。、時間をｔ
とすると該出力信号はＶ、ｃｏｓω。ｔと表わすことが
できる。位相比較器２はこの２つの信号ｖ、ｓｉｎω、
ｔとＶ、ｃｏｓω、１を入力してそれの乗算を行なう回
路であり、この位相比較器２の変換利得をに４とすると
、Ｋ　ａ　［５ｉｎ（ω、−ω。）　１−ｓｉｎ（ω、
＋ω、）１）の信号を出力する。低域ろ波器３は高周波
成分や雑音を取り除き差成分だけを取り出す回路であり
、その低域ろ波器３を通った後の誤差電圧は、低域ろ波
器３の特性をＦ　（ｓ）とすると、Ｋ　ａ　Ｆ　（ｓ）
ｓｉｎ（ω、−ω。）ｔ＊に、Ｆ（５５）（ω、−ω。

）ｔ となる。増幅器４は入力信号をに８倍に増幅したに、に
、Ｆ（ｓＸω、−ω。）ｔ の信号を出力し、それを電圧制御発振器６に入力する。

電圧制御発振器６はバイアス電圧設定器５のバイアス電
圧を基準電圧として、増幅器４の出力電圧分のみを周波
数変化させるため、電圧制御発振器６の変換利得に０と
すると、 Ｋ−Ｋ　＋　Ｋ　ａ　Ｆ　（Ｓ）（ω＝−（Ｌ）　、）
　ｔの信号を出力し、それを位相比較器２の入力側に与
える。

ＰＬＬ装置がロック状態にある場合、入力端子１と電圧
制御発振器６の発振周波数信号の位相差は、 （ω、−ω、）／（Ｋ、に、に、Ｆ（Ｓ））となり、 Ｖ、ｃｏｓ（ＣＬ）　ｓ＋＋（ωｇ−（ｔ）　、）／　
（Ｋ、に＋ＫａＦ　（ｓ）　）　〕の信号が出力される
。

〔発明が解決するための課題〕

しかしながら上記従来構成のＰＬＬ装置においては、Ｐ
ＬＬの周波数のロックレンジが狭いため、入力端子１の
周波数が経時変化等によりずれた場合、ロックできない
という問題があった。

本発明は上述の点に鑑みてなされたもので、上記ＰＬＬ
の周波数のロックレンジが狭いという問題点を除去する
ためにＰＬＬの周波数のロックレンジを広範囲にし、入
力端子の周波数が経時変化等によりずれた場合でもロッ
クできるようにしたＰＬＬ装置を提供することにある。

〔課題を解決するための手段〕

上記課題を解決するため本発明は、Ｐ　Ｌ　！、装置に
おいて、電圧制御発振器をそれぞれの基準周波数が異な
る複数個とすると共に、入力信号の周波数を検知しこの
複数個の電圧制御発振器のなかからこの検知した入力周
波数に最も近い基準周波数のものを選択する電圧制御発
振器選択用回路を設けたことを特徴とする。

〔作用〕

ＰＬＬ装置を上記の如く構成することにより、基準周波
数が異なる複数個の電圧制御発振器と、入力信号の周波
数を検知しこの入力周波数に最も近い基準周波数の電圧
制御発振器を選択する電圧制御発振器選択用回路を設け
たので、ＰＬＬのロックレンジが狭かったとしても、複
数の電圧制御発振器を組み合わせることによりロックレ
ンジを十分に広げることができるため、入力信号の周波
数が経時変化等によりずれても、ロックからはずれるこ
とを防止できる。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明に係るＰＬＬ装置の構成を示すブロック
図である。同図において、第２図と同一符号を付した部
分は同−又は相当部分を示す。

第１図において、８は電圧制御発振器（ＶＣＯ）、９は
バイアス電圧設定器、１０は周波数検波器、１１は選択
回路である。電圧制御発振器８には、位相比較器２によ
り入力端子１からの入力信号と出力端子７から出力され
る出力信号を比較した位相差を差電圧として、低域ろ波
器３及び増幅器４を通して入力する。バイアス電圧設定
器９のバイアス電圧は電圧制御発振器８の基準周波数を
決定するため電圧制御発振器８の入力端子に入力される
。電圧制御発振器８は基準周波数を中心として差電圧分
だけ周波数を増加又は減少させて出力する０周波数検波
器１０は入力端子１に入力される入力信号の周波数の値
を検出し、その出力は選択回路１１の入力側に入力され
る。選択回路１１は、電圧制御発振器６と電圧制御発振
器８の基準周波数の値の内周波数検波器１０の出力値、
即ち入力信号の周波数に一番近い方の電圧制御発振器を
選択し、位相比較器２の入力端子及び出力端子７へ出力
する。ここで、周波数検波器１０と選択回路１１は、入
力信号の周波数を検知し電圧制御発振器６，８から検知
入力周波数に一番近い寺ものを選択する電圧制御発振器
選択用回路を構成している。

第３図は電圧制御発振器（ＶＣＯ）の入力差電圧と発振
周波数の関係を示す図であり、■の曲線は電圧制御発振
器６について、■の曲線は電圧制御発振器８に付いてそ
れぞれ示す０図示するように、曲線■、■は差電圧が増
えることにより、それぞれ周波数が増加するが、ある値
を越えると周波数が増加しなくなる。また、差電圧が減
ることにより、それぞれ周波数が減るがある値より減る
と周波数が減少しなくなる。この範囲をロックレンジと
いい、第３図においては電圧制御発振器６のロックレン
ジがＡであり、電圧制御発振器８はロックレンジがＢと
なる。これにより、上記構成のＰＬＬ装置ではロックレ
ンジがＡ＋Ｂ−Δの範囲となり（但し、Δはロックレン
ジＡとＢが重なる範囲）、第２図の電圧制御発振器６が
一個の場合に比較しくＢ−Δ）だけ広がったことになる
。

なお、上記実施例では電圧制御発振器を基準周波数のそ
れぞれ異なる２個とじてか、２個に限定されるものでは
ないことは当然である。要は基準周波数が異なる複数の
電圧制御発振器を設け、選択回路１１で周波数検波器１
０で検出した入力周波数に一番近い周波数の電圧制御発
振器を選択するようにすればよい。

〔発明の効果〕

以上説明したように本発明によれば、ＰＬＬ装置に基準
周波数が異なる複数個の電圧制御発振器と、入力信号の
周波数を検知しこの検知した入力周波数に最も近い基準
周波数の電圧制御発振器を選択する電圧制御発振器選択
回路を設けたので、ＰＬＬのロックレンジが狭かったと
しても、複数の電圧制御発振器を組み合わせることによ
り、ロックレンジを広げることができ、入力信号の周波
数が経時変化等によりずれたとしても、ロックからはず
れることを防止できるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るＰＬＬ装置の構成を示すブロック
図、第２図は上記文献に開示されたＰＬＬ装置の一構成
例を示すブロック図、第３図は電圧制御発振器の入力差
電圧と発振周波数の関係を示す図である。 図中、１・・・・入力端子、２・・・・位相比較器、３
・・・・低域ろ波器、４・・・・増幅器、５・・・・バ
イアス電圧設定器、６・・・・電圧制御発振器、７・・
・・出力端子、８・・・・電圧制御発振器、９・・・・
バイアス電圧設定器、１０・・・・周波数検波器、１１
・・・・選択回路。

Claims (1)

【特許請求の範囲】
1. 位相比較器、低域ろ波器、増幅器及び電圧制御発振器を
   具備し、前記位相比較器の出力を前記低域ろ波器に入力
   し、該低域ろ波器の出力を増幅器を通して前記電圧制御
   発振器の一方の入力端子に入力すると共に該電圧制御発
   振器の他方の入力端子には所定のバイアス電圧を入力し
   、該電圧制御発振器の出力を出力端子に出力すると共に
   前記位相比較器の一方の入力端子に入力し、該位相比較
   器の他方の入力端子には入力信号を入力するＰＬＬ装置
   において、前記電圧制御発振器をそれぞれの基準周波数
   が異なる複数個とすると共に、入力信号の周波数を検知
   し前記複数個の電圧制御発振器のなかから最適なものを
   選択する電圧制御発振器選択用回路を設けたことを特徴
   とするＰＬＬ装置。