JPH0226411B2 - - Google Patents
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- JPH0226411B2 JPH0226411B2 JP53124530A JP12453078A JPH0226411B2 JP H0226411 B2 JPH0226411 B2 JP H0226411B2 JP 53124530 A JP53124530 A JP 53124530A JP 12453078 A JP12453078 A JP 12453078A JP H0226411 B2 JPH0226411 B2 JP H0226411B2
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- JP
- Japan
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- output
- transistor
- circuit
- input
- current limiting
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- 238000001514 detection method Methods 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 claims 8
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 6
- 208000037516 chromosome inversion disease Diseases 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Description
【発明の詳細な説明】
本発明は、３つの状態の出力を生じるように作
動する母線駆動器（ブスドライバ）に関するもの
であり、また複数個の母線駆動器を選択的に使用
可能とて共通母線を駆動しうるようにした論理装
置に関するものである。
動する母線駆動器（ブスドライバ）に関するもの
であり、また複数個の母線駆動器を選択的に使用
可能とて共通母線を駆動しうるようにした論理装
置に関するものである。
このような論理装置においては、２個以上の駆
動器が同一の母線を同時に駆動したり、これら駆
動器が互いの駆動器を駆動したりする慎れが常に
ある。この場合には、低インピーダンス状態にあ
る出力トランジスタの１個の過電流が流れ、この
出力トランジスタを破壊させる慎れがある。
動器が同一の母線を同時に駆動したり、これら駆
動器が互いの駆動器を駆動したりする慎れが常に
ある。この場合には、低インピーダンス状態にあ
る出力トランジスタの１個の過電流が流れ、この
出力トランジスタを破壊させる慎れがある。
２個以上の駆動器により母線を同時に駆動する
慎れを最小にする為に、一般に極めて正確なタイ
ミング回路を用いている。しかし、駆動器が正確
にタイミング制御されている場合でも、不完全な
結線や装置の故障によつて偶発的な短絡が生じる
慎れがある。
慎れを最小にする為に、一般に極めて正確なタイ
ミング回路を用いている。しかし、駆動器が正確
にタイミング制御されている場合でも、不完全な
結線や装置の故障によつて偶発的な短絡が生じる
慎れがある。
本発明の目的は、偶発的な短絡が生じた場合
に、母線駆動器のトランジスタの破壊を防止しう
るようにすることにある。
に、母線駆動器のトランジスタの破壊を防止しう
るようにすることにある。
本発明によれば、共通母線に接続した３状態の
絶縁ゲート電界効果トランジスタ駆動器に対する
保護回路を設け、該保護回路により、正確なタイ
ミング制御を行なう必要性を無くすとともに、不
完全な結線や１個以上の装置の故障によつて偶発
的な短絡が生じた場合に回路の保護を行なうよう
にする。
絶縁ゲート電界効果トランジスタ駆動器に対する
保護回路を設け、該保護回路により、正確なタイ
ミング制御を行なう必要性を無くすとともに、不
完全な結線や１個以上の装置の故障によつて偶発
的な短絡が生じた場合に回路の保護を行なうよう
にする。
本発明による保護回路を設けた母線駆動器に
は、入力論理信号が供給される入力回路と、出力
母線を駆動するプツシユプル出力トランジスタ対
を有する出力回路と、前記の入力回路と前記の出
力回路との間に結合された少くとも１個の反転段
を有し、前記の入力論理信号を前記の入力回路か
ら前記の出力回路に伝達するとともに前記の出力
母線に３状態の論理出力信号を生ぜしめる装置と
を具える。
は、入力論理信号が供給される入力回路と、出力
母線を駆動するプツシユプル出力トランジスタ対
を有する出力回路と、前記の入力回路と前記の出
力回路との間に結合された少くとも１個の反転段
を有し、前記の入力論理信号を前記の入力回路か
ら前記の出力回路に伝達するとともに前記の出力
母線に３状態の論理出力信号を生ぜしめる装置と
を具える。
前記の保護回路は、前記の出力母線が正常の高
論理レベルから抵論理レベルに短絡された場合
に、前記出力トランジスタ対のうち正常に導通し
ている一方のトランジスタを流れる電流を制限す
るとともに、前記の出力母線が正常の低論理レベ
ルから高論理レベルに短絡された場合に、前記出
力トランジスタ対のうち正常に導通している他方
のトランジスタを流れる電流を制限する作用をす
る。この保護回路には、前記出力母線に結合され
該出力母線における短絡状態を検知する検知手段
を設ける。更に、前記検知手段と前記出力トラン
ジスタ対の各々のトランジスタとの間に結合さ
れ、短絡状態が前記出力トランジスタ対のうちの
一方のトランジスタの出力回路にまたがつて生じ
ている場合に導通しているこの一方のトランジス
タへの駆動入力を減少させ、これにより前記の導
通している一方のトランジスタを流れる出力電流
を安全値に制限する電流制限装置を設ける。
論理レベルから抵論理レベルに短絡された場合
に、前記出力トランジスタ対のうち正常に導通し
ている一方のトランジスタを流れる電流を制限す
るとともに、前記の出力母線が正常の低論理レベ
ルから高論理レベルに短絡された場合に、前記出
力トランジスタ対のうち正常に導通している他方
のトランジスタを流れる電流を制限する作用をす
る。この保護回路には、前記出力母線に結合され
該出力母線における短絡状態を検知する検知手段
を設ける。更に、前記検知手段と前記出力トラン
ジスタ対の各々のトランジスタとの間に結合さ
れ、短絡状態が前記出力トランジスタ対のうちの
一方のトランジスタの出力回路にまたがつて生じ
ている場合に導通しているこの一方のトランジス
タへの駆動入力を減少させ、これにより前記の導
通している一方のトランジスタを流れる出力電流
を安全値に制限する電流制限装置を設ける。
図面につき本発明を説明する。
第１図は、出力端子８０，８１，８２をそれぞ
れ共通母線９０に接続した複数個の母線駆動器
（busdriver）Ａ，Ｂ，Ｃを示す。これら母線駆動
器Ａ，Ｂ，Ｃには論理入力信号を受ける入力端子
７０，７２，７４と、所定期間の間母線駆動器を
使用可能にするイネーブル信号を受けるイネーブ
ル信号端子７１，７３，７５とをそれぞれ設け
る。イネーブル信号は、１個のみの母線駆動器が
ある所定期間の間使用可能状態となり、他の母線
駆動器がその期間の間使用禁止状態となるような
順序で母線駆動器Ａ，Ｂ，Ｃに供給する。タイミ
ング回路が、１個よりも多い駆動器を同時に使用
可能とするようにイネーブル信号の順序を誤制御
するような場合には、駆動器の出力回路に可成り
長い期間過大電流が流れないようにする必要があ
る。
れ共通母線９０に接続した複数個の母線駆動器
（busdriver）Ａ，Ｂ，Ｃを示す。これら母線駆動
器Ａ，Ｂ，Ｃには論理入力信号を受ける入力端子
７０，７２，７４と、所定期間の間母線駆動器を
使用可能にするイネーブル信号を受けるイネーブ
ル信号端子７１，７３，７５とをそれぞれ設け
る。イネーブル信号は、１個のみの母線駆動器が
ある所定期間の間使用可能状態となり、他の母線
駆動器がその期間の間使用禁止状態となるような
順序で母線駆動器Ａ，Ｂ，Ｃに供給する。タイミ
ング回路が、１個よりも多い駆動器を同時に使用
可能とするようにイネーブル信号の順序を誤制御
するような場合には、駆動器の出力回路に可成り
長い期間過大電流が流れないようにする必要があ
る。
本発明によれば、駆動器の出力トランジスタ回
路における短絡状態を検知し、この短絡の影響を
受ける導通状態のトランジスタの入力端子に信号
を帰還させ、このトランジスタのインピーダンス
を増大させ、このトランジスタの導通程度を少な
くするようにする保護回路を設ける。
路における短絡状態を検知し、この短絡の影響を
受ける導通状態のトランジスタの入力端子に信号
を帰還させ、このトランジスタのインピーダンス
を増大させ、このトランジスタの導通程度を少な
くするようにする保護回路を設ける。
短絡保護回路を設けた非反転型の母線駆動器の
一例を第２図に示す。
一例を第２図に示す。
電界効果トランジスタを用いた母線駆動器に
は、入力端子１０と、イネーブル信号端子１２と
を設ける。端子１０における入力信号はトランジ
スタ１４のゲートに供給する。このトランジスタ
１４のソースは接地端子としうる負電圧供給端子
VSSに接続し、ドレインはこれと直列のトランジ
スタ１６を経て正電圧供給端子VDDに接続する。
負電圧供給端子VSSへのすべての回路接続を図面
では短かい水平線で示す。また、トランジスタ１
４のソースおよびドレイン回路はトランジスタ１
８のソースおよびドレイン回路と並列に接続し、
このトランジスタ１８のゲートをイネーブル信号
端子１２に結合する。
は、入力端子１０と、イネーブル信号端子１２と
を設ける。端子１０における入力信号はトランジ
スタ１４のゲートに供給する。このトランジスタ
１４のソースは接地端子としうる負電圧供給端子
VSSに接続し、ドレインはこれと直列のトランジ
スタ１６を経て正電圧供給端子VDDに接続する。
負電圧供給端子VSSへのすべての回路接続を図面
では短かい水平線で示す。また、トランジスタ１
４のソースおよびドレイン回路はトランジスタ１
８のソースおよびドレイン回路と並列に接続し、
このトランジスタ１８のゲートをイネーブル信号
端子１２に結合する。
トランジスタ１４のドレインはトランジスタ２
０のゲートにも結合し、このトランジスタ２０の
ソースおよびドレイン回路はこれと直列のトラン
ジスタ２２を経て正電圧供給端子VDDに接続す
る。また、トランジスタ１４のドレインはトラン
ジスタ２４のゲートにも接続し、このトランジス
タ２４のソースおよびドレイン回路をこれと直列
のトランジスタ２６を経て正電圧供給端子VDDに
接続する。トランジスタ２４のドレインおよびト
ランジスタ２６のソースはトランジスタ２８およ
びコンデンサ３０に直列に接続する。
０のゲートにも結合し、このトランジスタ２０の
ソースおよびドレイン回路はこれと直列のトラン
ジスタ２２を経て正電圧供給端子VDDに接続す
る。また、トランジスタ１４のドレインはトラン
ジスタ２４のゲートにも接続し、このトランジス
タ２４のソースおよびドレイン回路をこれと直列
のトランジスタ２６を経て正電圧供給端子VDDに
接続する。トランジスタ２４のドレインおよびト
ランジスタ２６のソースはトランジスタ２８およ
びコンデンサ３０に直列に接続する。
トランジスタ２０のソースおよびドレイン回路
はトランジスタ３２のソースおよびドレイン回路
と並列に接続し、トランジスタ３２のゲートはイ
ネーブル信号端子１２に結合する。トランジスタ
２０のドレインはトランジスタ２２のゲートおよ
びソースに接続するとともに、第１出力トランジ
スタ３４のゲートにも接続し、これによりトラン
ジスタ２２を第１出力トランジスタ３４に対する
駆動トランジスタとして作用させる。また、トラ
ンジスタ２０のドレインはトランジスタ３６のゲ
ートにも接続し、トランジスタ３６のドレインは
これと直列のトランジスタ４６を経て正電圧供給
端子VDDに接続する。トランジスタ４６のソース
を第２出力トランジスタ３８のゲートに結合する
ことにより、このトランジスタ４６を第２出力ト
ランジスタ３８に対する駆動トランジスタとして
作用させる。従つて、以後トランジスタ２２を第
１駆動トランジスタと称し、トランジスタ４６を
第２駆動トランジスタと称する。
はトランジスタ３２のソースおよびドレイン回路
と並列に接続し、トランジスタ３２のゲートはイ
ネーブル信号端子１２に結合する。トランジスタ
２０のドレインはトランジスタ２２のゲートおよ
びソースに接続するとともに、第１出力トランジ
スタ３４のゲートにも接続し、これによりトラン
ジスタ２２を第１出力トランジスタ３４に対する
駆動トランジスタとして作用させる。また、トラ
ンジスタ２０のドレインはトランジスタ３６のゲ
ートにも接続し、トランジスタ３６のドレインは
これと直列のトランジスタ４６を経て正電圧供給
端子VDDに接続する。トランジスタ４６のソース
を第２出力トランジスタ３８のゲートに結合する
ことにより、このトランジスタ４６を第２出力ト
ランジスタ３８に対する駆動トランジスタとして
作用させる。従つて、以後トランジスタ２２を第
１駆動トランジスタと称し、トランジスタ４６を
第２駆動トランジスタと称する。
第２図から明らかなように、出力トランジスタ
３４および３８や、駆動トランジスタ２２および
４６は共進出力端子すなわち母線４０におけるプ
ツシユプル出力回路を構成する。
３４および３８や、駆動トランジスタ２２および
４６は共進出力端子すなわち母線４０におけるプ
ツシユプル出力回路を構成する。
トランジスタ３６のソースおよびドレイン回路
はトランジスタ４２のソースおよびドレイン回路
と並列に接続し、トランジスタ４２のゲートはイ
ネーブル信号端子１２に結合する。また、トラン
ジスタ３６のソースおよびドレイン回路はトラン
ジスタ４４のソースおよびドレイン回路とも並列
に接続する。従つて、トランジスタ３６のドレイ
ンおよびソース回路と、トランジスタ４４のドレ
インおよびソース回路とは第２出力トランジスタ
３８のゲートおよびソース間に接続される。トラ
ンジスタ４２，３６および４４のソースおよびド
レイン回路の各々はこれと直列の第２駆動トラン
ジスタ４６を経て正電圧供給端子VDDに接続す
る。
はトランジスタ４２のソースおよびドレイン回路
と並列に接続し、トランジスタ４２のゲートはイ
ネーブル信号端子１２に結合する。また、トラン
ジスタ３６のソースおよびドレイン回路はトラン
ジスタ４４のソースおよびドレイン回路とも並列
に接続する。従つて、トランジスタ３６のドレイ
ンおよびソース回路と、トランジスタ４４のドレ
インおよびソース回路とは第２出力トランジスタ
３８のゲートおよびソース間に接続される。トラ
ンジスタ４２，３６および４４のソースおよびド
レイン回路の各々はこれと直列の第２駆動トラン
ジスタ４６を経て正電圧供給端子VDDに接続す
る。
第２出力トランジスタ３８のソースおよびドレ
イン回路には、２つの直列接続トランジスタ４８
および５０を並列に接続し、トランジスタ４８お
よび５０の相互接続点はトランジスタ４４のゲー
トに接続する。トランジスタ５０のゲートはコン
デンサ３０に接続するとともに、トランジスタ５
２のゲートに接続する。トランジスタ５２のソー
スおよびドレイン回路はこれと直列のトランジス
タ５４を経て正電圧供給端子VDDに接続する。
イン回路には、２つの直列接続トランジスタ４８
および５０を並列に接続し、トランジスタ４８お
よび５０の相互接続点はトランジスタ４４のゲー
トに接続する。トランジスタ５０のゲートはコン
デンサ３０に接続するとともに、トランジスタ５
２のゲートに接続する。トランジスタ５２のソー
スおよびドレイン回路はこれと直列のトランジス
タ５４を経て正電圧供給端子VDDに接続する。
これらトランジスタ５２および５４の相互接続
点はトランジスタ５６のゲートに接続する。この
トランジスタ５６はこれと直列のトランジスタ５
８と相俟つて、電圧供給端子VDDおよびVSS間に
接続された分圧器を構成する。トランジスタ５６
および５８は本例のようにデプレシヨン型の装置
とするか或いはエンハンスメント型の装置とする
ことができる。下側の分圧器トランジスタ５６は
トランジスタ６０と並列に接続し、このトランジ
スタ６０のゲートはイネーブル信号端子１２に結
合する。分圧器トランジスタ５６および５８の相
互接続点はトランジスタ６２のゲートに接続し、
このトランジスタ６２のドレインおよびソースは
第１出力トランジスタ３４のゲートおよびソース
にそれぞれ接続する。
点はトランジスタ５６のゲートに接続する。この
トランジスタ５６はこれと直列のトランジスタ５
８と相俟つて、電圧供給端子VDDおよびVSS間に
接続された分圧器を構成する。トランジスタ５６
および５８は本例のようにデプレシヨン型の装置
とするか或いはエンハンスメント型の装置とする
ことができる。下側の分圧器トランジスタ５６は
トランジスタ６０と並列に接続し、このトランジ
スタ６０のゲートはイネーブル信号端子１２に結
合する。分圧器トランジスタ５６および５８の相
互接続点はトランジスタ６２のゲートに接続し、
このトランジスタ６２のドレインおよびソースは
第１出力トランジスタ３４のゲートおよびソース
にそれぞれ接続する。
例えばトランジスタ１６と同じ表示で示すトラ
ンジスタは、動抵抗のように作用するデプレシヨ
ン型のトランジスタとする。
ンジスタは、動抵抗のように作用するデプレシヨ
ン型のトランジスタとする。
デプレシヨン型のトランジスタは、所定の限界
電圧を越える正電圧がゲートに印加されている限
り、決して完全にオフ状態とならず、その抵抗値
はゲート駆動電圧が増大すると逆に減少する。ト
ランジスタ１４のように示す他のトランジスタ
は、、所定の限界電圧を越える正の限界電圧すな
わちバイアス電圧が無い場合に通常オフ状態にあ
るエンハンスメント型のトランジスタとする。
電圧を越える正電圧がゲートに印加されている限
り、決して完全にオフ状態とならず、その抵抗値
はゲート駆動電圧が増大すると逆に減少する。ト
ランジスタ１４のように示す他のトランジスタ
は、、所定の限界電圧を越える正の限界電圧すな
わちバイアス電圧が無い場合に通常オフ状態にあ
るエンハンスメント型のトランジスタとする。
トランジスタ２８を除くすべてのデプレシヨン
型のトランジスタはこれらと直列のエンハンスメ
ント型のトランジスタに対する電流制限抵抗とし
て作用する。トランジスタ２８はRCタイミング
回路のコンデンサ３０と直列抵抗を構成する。こ
のRCタイミング回路の機能は後に詳細に説明す
る。
型のトランジスタはこれらと直列のエンハンスメ
ント型のトランジスタに対する電流制限抵抗とし
て作用する。トランジスタ２８はRCタイミング
回路のコンデンサ３０と直列抵抗を構成する。こ
のRCタイミング回路の機能は後に詳細に説明す
る。
駆動器回路の通常の作動を以下に説明する。イ
ネーブル信号端子１２における信号が低論理レベ
ルにある場合に駆動器回路を使用可能とし、上記
の信号が高論理レベルにある場合に駆動器回路を
使用禁止とする。例えば、イネーブル信号端子１
２における論理信号が高論理レベルにある場合に
は、分路トランジスタ１８，３２，４２および６
０が導通し、これにより入力信号端子１０に供給
される入力信号を大地に分路させる。駆動回路を
使用可能にする為には、イネーブル信号を低論理
レベルとしてトランジスタ１８，３２，４２およ
び６０をターン・オフさせる必要がある。イネー
ブル信号が低論理レベルにある場合には、高論理
レベルの入力信号によりトランジスタ１４をター
ン・オンさせ、これによりトランジスタ２０をタ
ーン・オフさせる。トランジスタ２０がターン・
オフすると、第１出力トランジスタ３４のゲート
電位が駆動トランジスタ２２を経て高レベルとな
り、これにより、この第１出力トランジスタ３４
をターン・オンさせ、出力端子４０を高論理レベ
ルにするとともに、トランジスタ３６をもター
ン・オンさせ、第２出力トランジスタ３８をター
ン・オンさせ、これにより出力端子４０を高論理
レベルにする。従つて、高論理レベルの入力信号
が駆動器回路を経て出力端子４０に反転のない高
論理レベルの出力信号として伝達されたことにな
る。
ネーブル信号端子１２における信号が低論理レベ
ルにある場合に駆動器回路を使用可能とし、上記
の信号が高論理レベルにある場合に駆動器回路を
使用禁止とする。例えば、イネーブル信号端子１
２における論理信号が高論理レベルにある場合に
は、分路トランジスタ１８，３２，４２および６
０が導通し、これにより入力信号端子１０に供給
される入力信号を大地に分路させる。駆動回路を
使用可能にする為には、イネーブル信号を低論理
レベルとしてトランジスタ１８，３２，４２およ
び６０をターン・オフさせる必要がある。イネー
ブル信号が低論理レベルにある場合には、高論理
レベルの入力信号によりトランジスタ１４をター
ン・オンさせ、これによりトランジスタ２０をタ
ーン・オフさせる。トランジスタ２０がターン・
オフすると、第１出力トランジスタ３４のゲート
電位が駆動トランジスタ２２を経て高レベルとな
り、これにより、この第１出力トランジスタ３４
をターン・オンさせ、出力端子４０を高論理レベ
ルにするとともに、トランジスタ３６をもター
ン・オンさせ、第２出力トランジスタ３８をター
ン・オンさせ、これにより出力端子４０を高論理
レベルにする。従つて、高論理レベルの入力信号
が駆動器回路を経て出力端子４０に反転のない高
論理レベルの出力信号として伝達されたことにな
る。
これとは反対に、低論理レベルの入力信号が入
力端子１０に現われると、トランジスタ１４がタ
ーン・オフし、これによりトランジスタ２０をタ
ーン・オンさせる。従つて、第１出力トランジス
タ３４をターン・オンさせるとともにトランジス
タ３６をターン・オフさせ、第２出力トランジス
タ３８のゲート電位を第２駆動トランジスタ４６
を経て高レベルとし、これにより、この第２出力
トランジスタ３８をターン・オンさせる。このよ
うに、第１出力トランジスタ３４がオフ状態で、
第２出力トランジスタ３８がオン状態となると、
出力端子４０における電圧が低論理レベルにな
る。従つて、低論理レベルの入力信号が駆動回路
を経て出力端子４０に反転のない低論理レベルの
出力信号として伝達されたことになる。
力端子１０に現われると、トランジスタ１４がタ
ーン・オフし、これによりトランジスタ２０をタ
ーン・オンさせる。従つて、第１出力トランジス
タ３４をターン・オンさせるとともにトランジス
タ３６をターン・オフさせ、第２出力トランジス
タ３８のゲート電位を第２駆動トランジスタ４６
を経て高レベルとし、これにより、この第２出力
トランジスタ３８をターン・オンさせる。このよ
うに、第１出力トランジスタ３４がオフ状態で、
第２出力トランジスタ３８がオン状態となると、
出力端子４０における電圧が低論理レベルにな
る。従つて、低論理レベルの入力信号が駆動回路
を経て出力端子４０に反転のない低論理レベルの
出力信号として伝達されたことになる。
短絡保護回路は、第１出力トランジスタ３４が
正常にターン・オンすなわち導通しており、出力
端子４０が正常に高論理レベルにある際に出力端
子４０が偶発的に低論理レベルに短絡されるか、
或いは出力端子４０が偶発的に高電圧供給端子
VDDに短絡される場合に作動するように設計す
る。他の種類の短絡は、例えば、出力トランジス
タ３４および３８により高論理レベル或いは低論
理レベルに駆動されている出力端子４０すなわち
母線が他の母線駆動器により低論理レベル或いは
高論理レベルにそれぞれ同時に駆動される場合に
生じる。
正常にターン・オンすなわち導通しており、出力
端子４０が正常に高論理レベルにある際に出力端
子４０が偶発的に低論理レベルに短絡されるか、
或いは出力端子４０が偶発的に高電圧供給端子
VDDに短絡される場合に作動するように設計す
る。他の種類の短絡は、例えば、出力トランジス
タ３４および３８により高論理レベル或いは低論
理レベルに駆動されている出力端子４０すなわち
母線が他の母線駆動器により低論理レベル或いは
高論理レベルにそれぞれ同時に駆動される場合に
生じる。
次に、出力端子４０が正常に低論理レベルにあ
り、偶発的に高論理レベルに短絡される場合につ
き保護回路の作動を説明する。短絡が生じる前
に、出力信号が低論理レベルにある場合には、入
力信号も低論理レベルにあり、トランジスタ１４
がオフ状態にあり、トランジスタ２４のゲート電
位をトランジスタ１６を経て高め、これによりこ
のトランジスタ２４をターン・オンさせている。
トランジスタ２４がオン状態にあると、コンデン
サ３０が低電圧或いは大地電位まで放電され、ト
ランジスタ５２および５０の双方がオフ状態とな
る。トランジスタ５０がオフ状態にあると、トラ
ンジスタ４８は負電圧供給端子VSS或いは大地へ
の電流通路を有しない。
り、偶発的に高論理レベルに短絡される場合につ
き保護回路の作動を説明する。短絡が生じる前
に、出力信号が低論理レベルにある場合には、入
力信号も低論理レベルにあり、トランジスタ１４
がオフ状態にあり、トランジスタ２４のゲート電
位をトランジスタ１６を経て高め、これによりこ
のトランジスタ２４をターン・オンさせている。
トランジスタ２４がオン状態にあると、コンデン
サ３０が低電圧或いは大地電位まで放電され、ト
ランジスタ５２および５０の双方がオフ状態とな
る。トランジスタ５０がオフ状態にあると、トラ
ンジスタ４８は負電圧供給端子VSS或いは大地へ
の電流通路を有しない。
ここで、出力端子４０が偶発的に高論理レベル
になると、過大電流が第２出力トランジスタ３８
を流れるばかりでなく、トランジスタ４８にも流
れ、従つて、トランジスタ４４を強制的にター
ン・オンさせる。トランジスタ４４がターン・オ
ンすると、第２出力トランジスタ３８のゲート駆
動電圧を減少させ、これにより、第２出力トラン
ジスタ３８のインピーダンスを増大させ、短絡電
流を安全値まで減少させる。
になると、過大電流が第２出力トランジスタ３８
を流れるばかりでなく、トランジスタ４８にも流
れ、従つて、トランジスタ４４を強制的にター
ン・オンさせる。トランジスタ４４がターン・オ
ンすると、第２出力トランジスタ３８のゲート駆
動電圧を減少させ、これにより、第２出力トラン
ジスタ３８のインピーダンスを増大させ、短絡電
流を安全値まで減少させる。
短絡が無くなると、トランジスタ４８，４４お
よび３８が正常の状態に復帰し、出力端子４０が
その正常の低論理レベルの状態に復帰する。従つ
て、一時的な短絡の以前に存在した論理情報が保
持される。
よび３８が正常の状態に復帰し、出力端子４０が
その正常の低論理レベルの状態に復帰する。従つ
て、一時的な短絡の以前に存在した論理情報が保
持される。
次に、出力端子４０が高論理レベルにあり、第
１出力トランジスタ３４が導通すなわちオン状態
にあり、第２出力トランジスタ３８が非導通すな
わちオフ状態にある際に、低論理レベルへの短絡
が生じる場合につき説明する。短絡が生じる以前
には、入力端子１０における入力信号は高論理レ
ベルにあり、トランジスタ１４がオン状態にあ
る。従つて、トランジスタ２４はオフ状態にあ
り、トランジスタ５２のゲート電位が高レベルに
あり、このトランジスタ５２がオン状態にある。
このトランジスタ５２がオン状態にある場合は、
このトランジスタ５２がオフ状態にあつた場合よ
りもトランジスタ５６が高インピーダンス状態に
ある。その理由は、トランジスタ５６のゲート駆
動電位が以前よりも減少する為である。従つて、
トランジスタ６２のゲート電位が高レベルにあ
る。２個のトランジスタ５６および５８のインピ
ーダンスの比によりトランジスタ６２のゲート電
圧レベルを予め設定する。このトランジスタ６２
のゲート電圧レベルは限界電圧よりも高くする
も、出力端子４０が高論理レベル状態にある場合
にこの出力端子４０の電圧レベルよりも低くする
必要がある。このゲート電圧レベルを例えば所望
の保護レベルよりも限界電圧レベルだけ高いレベ
ルに設定した場合には、出力端子４０が偶発的に
低論理レベルに短絡された際にトランジスタ６２
がターン・オンする。このターン・オンしたトラ
ンジスタ６２により第１出力トランジスタ３４の
ゲート駆動電圧を分路し、この第１出力トランジ
スタ３４のインピーダンスを増大させ、短絡電流
を安全値に保つ。
１出力トランジスタ３４が導通すなわちオン状態
にあり、第２出力トランジスタ３８が非導通すな
わちオフ状態にある際に、低論理レベルへの短絡
が生じる場合につき説明する。短絡が生じる以前
には、入力端子１０における入力信号は高論理レ
ベルにあり、トランジスタ１４がオン状態にあ
る。従つて、トランジスタ２４はオフ状態にあ
り、トランジスタ５２のゲート電位が高レベルに
あり、このトランジスタ５２がオン状態にある。
このトランジスタ５２がオン状態にある場合は、
このトランジスタ５２がオフ状態にあつた場合よ
りもトランジスタ５６が高インピーダンス状態に
ある。その理由は、トランジスタ５６のゲート駆
動電位が以前よりも減少する為である。従つて、
トランジスタ６２のゲート電位が高レベルにあ
る。２個のトランジスタ５６および５８のインピ
ーダンスの比によりトランジスタ６２のゲート電
圧レベルを予め設定する。このトランジスタ６２
のゲート電圧レベルは限界電圧よりも高くする
も、出力端子４０が高論理レベル状態にある場合
にこの出力端子４０の電圧レベルよりも低くする
必要がある。このゲート電圧レベルを例えば所望
の保護レベルよりも限界電圧レベルだけ高いレベ
ルに設定した場合には、出力端子４０が偶発的に
低論理レベルに短絡された際にトランジスタ６２
がターン・オンする。このターン・オンしたトラ
ンジスタ６２により第１出力トランジスタ３４の
ゲート駆動電圧を分路し、この第１出力トランジ
スタ３４のインピーダンスを増大させ、短絡電流
を安全値に保つ。
短絡が無くなると、トランジスタ６２および３
４が正常の状態に復帰し、出力端子４０が論理情
報を失なうことなく正常の高論理レベル状態に復
帰する。
４が正常の状態に復帰し、出力端子４０が論理情
報を失なうことなく正常の高論理レベル状態に復
帰する。
母線駆動器を使用禁止状態にする場合、トラン
ジスタ１８，３２，４２および６０をターン・オ
ンさせ、トランジスタ１４，２０，３６，４４，
５６を使用禁止状態にするとともにトランジスタ
２４，６２，３４および３８をターン・オフさせ
る。２つの出力トランジスタ３４および３８がオ
フ状態にあると、出力端子４０は高インピーダン
スの第３状態にあり、駆動器回路は有効に分離状
態、すなわち作動不可能状態になる。
ジスタ１８，３２，４２および６０をターン・オ
ンさせ、トランジスタ１４，２０，３６，４４，
５６を使用禁止状態にするとともにトランジスタ
２４，６２，３４および３８をターン・オフさせ
る。２つの出力トランジスタ３４および３８がオ
フ状態にあると、出力端子４０は高インピーダン
スの第３状態にあり、駆動器回路は有効に分離状
態、すなわち作動不可能状態になる。
コンデンサ３０およびトランジスタ２８を含む
回路は、入力論理レベルが変化する切替え時間中
保護回路が動作しないようにするRC遅延回路で
ある。この遅延回路は、駆動トランジスタの切替
えが行なわれるまで保護回路のトランジスタの切
替えを遅延させる。代表的には、この遅延回路の
抵抗値および容量値を約40ナノ秒の時定数が得ら
れるように選択することができる。
回路は、入力論理レベルが変化する切替え時間中
保護回路が動作しないようにするRC遅延回路で
ある。この遅延回路は、駆動トランジスタの切替
えが行なわれるまで保護回路のトランジスタの切
替えを遅延させる。代表的には、この遅延回路の
抵抗値および容量値を約40ナノ秒の時定数が得ら
れるように選択することができる。
第３図は本発明により保護回路を設けた反転型
の母線駆動器を示す。本例の場合、第２図と同じ
素子を用いるも、回路をわずかに変更する。すな
わち、入力信号はトランジスタ１４の代りにトラ
ンジスタ２０に供給し、１つの反転段を無くす。
更に、第１駆動トランジスタ２２の出力を用いて
トランジスタ１４を駆動し、これにより保護回路
のトランジスタ２４を駆動する。第１駆動トラン
ジスタ２２の出力端子における信号は、入力端子
１０における信号が第２図の場合よりも１つ少な
い反転段を通つて得られた信号であり、トランジ
スタ２４の入力端子における信号は、入力端子１
０における信号が第２図の場合よりも１つ多い反
転段を通つて得られた信号である為、第２図の非
反転型の駆動器にこれらの点（トランジスタ２２
の出力端子およびトランジスタ２４の入力端子）
における２つの信号間に存在する関係と同じ関係
が第３図の反転型の駆動器においてもそのまま維
持される。上述した回路変更によつて生じる変化
以外は、第３図の回路作動は第２図の回路作動と
同じであり、従つてその説明は省略する。
の母線駆動器を示す。本例の場合、第２図と同じ
素子を用いるも、回路をわずかに変更する。すな
わち、入力信号はトランジスタ１４の代りにトラ
ンジスタ２０に供給し、１つの反転段を無くす。
更に、第１駆動トランジスタ２２の出力を用いて
トランジスタ１４を駆動し、これにより保護回路
のトランジスタ２４を駆動する。第１駆動トラン
ジスタ２２の出力端子における信号は、入力端子
１０における信号が第２図の場合よりも１つ少な
い反転段を通つて得られた信号であり、トランジ
スタ２４の入力端子における信号は、入力端子１
０における信号が第２図の場合よりも１つ多い反
転段を通つて得られた信号である為、第２図の非
反転型の駆動器にこれらの点（トランジスタ２２
の出力端子およびトランジスタ２４の入力端子）
における２つの信号間に存在する関係と同じ関係
が第３図の反転型の駆動器においてもそのまま維
持される。上述した回路変更によつて生じる変化
以外は、第３図の回路作動は第２図の回路作動と
同じであり、従つてその説明は省略する。
第１図は複数個の駆動器を１本の共通出力母線
に結合した論理装置を示すブロツク線図、第２図
は本発明による過負荷保護回路を設けた非反転型
の母線駆動器の一例を示す回路図、第３図は本発
明による過負荷保護回路を設けた反転型の母線駆
動器の一例を示す回路図である。 Ａ，Ｂ，Ｃ……母線駆動器、７０，７２，７４
……論理信号入力端子、７１，７３，７５……イ
ネーブル信号端子、１０……入力信号端子、１２
……イネーブル信号端子、２２……第１駆動トラ
ンジスタ、３４……第１出力トランジスタ、３８
……第２出力トランジスタ、４０……出力端子
（母線）、４６……第２駆動トランジスタ、５６，
５８……分圧器トランジスタ。
に結合した論理装置を示すブロツク線図、第２図
は本発明による過負荷保護回路を設けた非反転型
の母線駆動器の一例を示す回路図、第３図は本発
明による過負荷保護回路を設けた反転型の母線駆
動器の一例を示す回路図である。 Ａ，Ｂ，Ｃ……母線駆動器、７０，７２，７４
……論理信号入力端子、７１，７３，７５……イ
ネーブル信号端子、１０……入力信号端子、１２
……イネーブル信号端子、２２……第１駆動トラ
ンジスタ、３４……第１出力トランジスタ、３８
……第２出力トランジスタ、４０……出力端子
（母線）、４６……第２駆動トランジスタ、５６，
５８……分圧器トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力論理信号が供給される入力回路と、出力
母線を駆動するプツシユプル出力トランジスタ対
を有する出力回路と、前記の入力回路と前記の出
力回路との間に結合された少くとも１個の反転段
を有し、前記の入力論理信号を前記の入力回路か
ら前記の出力回路に伝達する伝達手段と、前記の
入力論理信号と共働して前記の出力母線に３状態
の論理出力信号を生ぜしめる３状態制御入力端子
と、前記の出力回路の過負荷状態を検知する検知
手段と、前記の出力トランジスタ対のうち前記の
出力母線が常規高論理レベルにある場合に常規導
通している一方の出力トランジスタを流れる電流
および前記の出力トランジスタ対のうち前記の出
力母線が常規低論理レベルにある場合に常規導通
している他方の出力トランジスタを流れる電流を
過負荷状態が検知された際に制限する電流制限装
置とを具える母線駆動器において、前記の検知手
段は第１および第２検知回路を有し、これら第１
および第２検知回路の双方には前記の出力回路の
出力電圧と、この出力電圧の高論理レベル或いは
低論理レベルの所望状態を表わす入力信号から取
出した他の信号とが供給されるようになつてお
り、前記の電流制限装置は第１および第２電流制
限手段を有し、これら第１および第２電流制限手
段は実際の出力電圧と高或いは低論理レベルの所
望の状態との間の不一致が検出された際にそれぞ
れ第１および第２検知回路により制御されるよう
になつており、前記の母線駆動器は更に、前記の
伝達手段の有効制御を遅延させる遅延手段を有
し、前記の電流制限手段は実際の出力電圧の変化
に直接応答し、前記の伝達手段は入力論理信号の
変化後のある遅延時間中不作動となり、この遅延
時間は前記の遅延手段により生ぜしめるようにな
つていることを特徴とする母線駆動器。 ２ 特許請求の範囲第１項に記載の母線駆動器に
おいて、前記の母線駆動器の回路を主として絶縁
ゲート電界効果トランジスタを以つて構成し、前
記電流制限装置が、前記出力トランジスタ対のう
ち短絡状態が生じた際に導通しているトランジス
タへのゲート駆動入力を減少させる手段を有する
ようにしたことを特徴とする母線駆動器。 ３ 特許請求の範囲第１項に記載の母線駆動器に
おいて、入力信号が論理レベル間で正常に切替わ
る際に前記の電流制限装置の作動を禁止する禁止
手段を設けたことを特徴とする母線駆動器。 ４ 特許請求の範囲第３項に記載の母線駆動器に
おいて、前記禁止手段が、前記の電流制限装置の
一部を構成するRC遅延回路を有するようにした
ことを特徴とする母線駆動器。 ５ 特許請求の範囲第１項に記載の母線駆動器に
おいて、前記電流制限装置が、前記出力トランジ
スタ対のうちの一方のトランジスタの入力回路に
またがつて接続した第１絶縁ゲート電界トランジ
スタと、該第１絶縁ゲート電界効果トランジスタ
の入力回路にまたがる分圧回路を形成するように
接続され、前記の電流制限装置が作動する保護電
圧レベルを形成する一対の直列接続絶縁ゲート電
界効果トランジスタとを有するようにしたことを
特徴とする母線駆動器。 ６ 入力論理信号が供給される入力回路と、出力
母線を駆動するプツシユプル出力トランジスタ対
を有する出力回路と、前記の入力回路と前記の出
力回路との間に結合された少くとも１個の反転段
を有し、前記の入力論理信号を前記の入力回路か
ら前記の出力回路に伝達する伝達手段と、前記の
入力論理信号と共働して前記の出力母線に３状態
の論理出力信号を生ぜしめる３状態制御入力端子
と、前記の出力回路の過負荷状態を検知する検知
手段と、前記の出力トランジスタ対のうち前記の
出力母線が常規高論理レベルにある場合に常規導
通している一方の出力トランジスタを流れる電流
および前記の出力トランジスタ対のうち前記の出
力母線が常規低論理レベルにある場合に常規導通
している他方の出力トランジスタを流れる電流を
過負荷状態が検知された際に制限する電流制限装
置とを具える母線駆動器であつて、前記の検知手
段は第１および第２の検知回路を有し、これら第
１および第２検知回路の双方には前記の出力回路
の出力電圧と、この出力電圧の高論理レベル或い
は低論理レベルの所望状態を表わす入力信号から
取出した他の信号とが供給されるようになつてお
り、前記の電流制限装置は第１および第２電流制
限手段を有し、これら第１および第２電流制限手
段は実際の出力電圧と高或いは低論理レベルの所
望の状態との間の不一致が検出された際にそれぞ
れ第１および第２検知回路により制御されるよう
になつており、前記の母線駆動器は更に、前記の
伝達手段の有効制御を遅延させる遅延手段を有
し、前記の電流制限手段は実際の出力電圧の変化
に直接応答し、前記の伝達手段は入力論理信号の
変化後のある遅延時間中不作動となり、この遅延
時間は前記の遅延手段により生ぜしめるようにな
つている母線駆動器を複数個有し、これら母線駆
動器の出力回路を出力母線に共通に接続し、他
に、前記母線駆動器の１個のみ選択的に使用可能
化して前記の出力母線に作動的に結合するように
するとともに、残りの母線駆動器を前記の出力母
線から有効に分離させる使用可能化装置を設ける
ことを特徴とする論理装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/841,001 US4178620A (en) | 1977-10-11 | 1977-10-11 | Three state bus driver with protection circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5464938A JPS5464938A (en) | 1979-05-25 |
| JPH0226411B2 true JPH0226411B2 (ja) | 1990-06-11 |
Family
ID=25283768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12453078A Granted JPS5464938A (en) | 1977-10-11 | 1978-10-09 | Bus driver |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4178620A (ja) |
| JP (1) | JPS5464938A (ja) |
| CA (1) | CA1126350A (ja) |
| DE (1) | DE2843924A1 (ja) |
| FR (1) | FR2406352A1 (ja) |
| GB (1) | GB2005935B (ja) |
| IT (1) | IT1159925B (ja) |
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