JPH0226411B2 - - Google Patents

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JPH0226411B2
JPH0226411B2 JP53124530A JP12453078A JPH0226411B2 JP H0226411 B2 JPH0226411 B2 JP H0226411B2 JP 53124530 A JP53124530 A JP 53124530A JP 12453078 A JP12453078 A JP 12453078A JP H0226411 B2 JPH0226411 B2 JP H0226411B2
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JP
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output
transistor
circuit
input
current limiting
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Kuensen Yuu Suteiibu
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS5464938A publication Critical patent/JPS5464938A/ja
Publication of JPH0226411B2 publication Critical patent/JPH0226411B2/ja
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    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00315Modifications for increasing the reliability for protection in field-effect transistor circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • HELECTRICITY
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    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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    • HELECTRICITY
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    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/094Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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    • H03K19/09429Multistate logic one of the states being the high impedance or floating state

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  • Electronic Switches (AREA)
  • Dc Digital Transmission (AREA)
  • Small-Scale Networks (AREA)
  • Emergency Protection Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は、3つの状態の出力を生じるように作
動する母線駆動器(ブスドライバ)に関するもの
であり、また複数個の母線駆動器を選択的に使用
可能とて共通母線を駆動しうるようにした論理装
置に関するものである。
このような論理装置においては、2個以上の駆
動器が同一の母線を同時に駆動したり、これら駆
動器が互いの駆動器を駆動したりする慎れが常に
ある。この場合には、低インピーダンス状態にあ
る出力トランジスタの1個の過電流が流れ、この
出力トランジスタを破壊させる慎れがある。
2個以上の駆動器により母線を同時に駆動する
慎れを最小にする為に、一般に極めて正確なタイ
ミング回路を用いている。しかし、駆動器が正確
にタイミング制御されている場合でも、不完全な
結線や装置の故障によつて偶発的な短絡が生じる
慎れがある。
本発明の目的は、偶発的な短絡が生じた場合
に、母線駆動器のトランジスタの破壊を防止しう
るようにすることにある。
本発明によれば、共通母線に接続した3状態の
絶縁ゲート電界効果トランジスタ駆動器に対する
保護回路を設け、該保護回路により、正確なタイ
ミング制御を行なう必要性を無くすとともに、不
完全な結線や1個以上の装置の故障によつて偶発
的な短絡が生じた場合に回路の保護を行なうよう
にする。
本発明による保護回路を設けた母線駆動器に
は、入力論理信号が供給される入力回路と、出力
母線を駆動するプツシユプル出力トランジスタ対
を有する出力回路と、前記の入力回路と前記の出
力回路との間に結合された少くとも1個の反転段
を有し、前記の入力論理信号を前記の入力回路か
ら前記の出力回路に伝達するとともに前記の出力
母線に3状態の論理出力信号を生ぜしめる装置と
を具える。
前記の保護回路は、前記の出力母線が正常の高
論理レベルから抵論理レベルに短絡された場合
に、前記出力トランジスタ対のうち正常に導通し
ている一方のトランジスタを流れる電流を制限す
るとともに、前記の出力母線が正常の低論理レベ
ルから高論理レベルに短絡された場合に、前記出
力トランジスタ対のうち正常に導通している他方
のトランジスタを流れる電流を制限する作用をす
る。この保護回路には、前記出力母線に結合され
該出力母線における短絡状態を検知する検知手段
を設ける。更に、前記検知手段と前記出力トラン
ジスタ対の各々のトランジスタとの間に結合さ
れ、短絡状態が前記出力トランジスタ対のうちの
一方のトランジスタの出力回路にまたがつて生じ
ている場合に導通しているこの一方のトランジス
タへの駆動入力を減少させ、これにより前記の導
通している一方のトランジスタを流れる出力電流
を安全値に制限する電流制限装置を設ける。
図面につき本発明を説明する。
第1図は、出力端子80,81,82をそれぞ
れ共通母線90に接続した複数個の母線駆動器
(busdriver)A,B,Cを示す。これら母線駆動
器A,B,Cには論理入力信号を受ける入力端子
70,72,74と、所定期間の間母線駆動器を
使用可能にするイネーブル信号を受けるイネーブ
ル信号端子71,73,75とをそれぞれ設け
る。イネーブル信号は、1個のみの母線駆動器が
ある所定期間の間使用可能状態となり、他の母線
駆動器がその期間の間使用禁止状態となるような
順序で母線駆動器A,B,Cに供給する。タイミ
ング回路が、1個よりも多い駆動器を同時に使用
可能とするようにイネーブル信号の順序を誤制御
するような場合には、駆動器の出力回路に可成り
長い期間過大電流が流れないようにする必要があ
る。
本発明によれば、駆動器の出力トランジスタ回
路における短絡状態を検知し、この短絡の影響を
受ける導通状態のトランジスタの入力端子に信号
を帰還させ、このトランジスタのインピーダンス
を増大させ、このトランジスタの導通程度を少な
くするようにする保護回路を設ける。
短絡保護回路を設けた非反転型の母線駆動器の
一例を第2図に示す。
電界効果トランジスタを用いた母線駆動器に
は、入力端子10と、イネーブル信号端子12と
を設ける。端子10における入力信号はトランジ
スタ14のゲートに供給する。このトランジスタ
14のソースは接地端子としうる負電圧供給端子
VSSに接続し、ドレインはこれと直列のトランジ
スタ16を経て正電圧供給端子VDDに接続する。
負電圧供給端子VSSへのすべての回路接続を図面
では短かい水平線で示す。また、トランジスタ1
4のソースおよびドレイン回路はトランジスタ1
8のソースおよびドレイン回路と並列に接続し、
このトランジスタ18のゲートをイネーブル信号
端子12に結合する。
トランジスタ14のドレインはトランジスタ2
0のゲートにも結合し、このトランジスタ20の
ソースおよびドレイン回路はこれと直列のトラン
ジスタ22を経て正電圧供給端子VDDに接続す
る。また、トランジスタ14のドレインはトラン
ジスタ24のゲートにも接続し、このトランジス
タ24のソースおよびドレイン回路をこれと直列
のトランジスタ26を経て正電圧供給端子VDD
接続する。トランジスタ24のドレインおよびト
ランジスタ26のソースはトランジスタ28およ
びコンデンサ30に直列に接続する。
トランジスタ20のソースおよびドレイン回路
はトランジスタ32のソースおよびドレイン回路
と並列に接続し、トランジスタ32のゲートはイ
ネーブル信号端子12に結合する。トランジスタ
20のドレインはトランジスタ22のゲートおよ
びソースに接続するとともに、第1出力トランジ
スタ34のゲートにも接続し、これによりトラン
ジスタ22を第1出力トランジスタ34に対する
駆動トランジスタとして作用させる。また、トラ
ンジスタ20のドレインはトランジスタ36のゲ
ートにも接続し、トランジスタ36のドレインは
これと直列のトランジスタ46を経て正電圧供給
端子VDDに接続する。トランジスタ46のソース
を第2出力トランジスタ38のゲートに結合する
ことにより、このトランジスタ46を第2出力ト
ランジスタ38に対する駆動トランジスタとして
作用させる。従つて、以後トランジスタ22を第
1駆動トランジスタと称し、トランジスタ46を
第2駆動トランジスタと称する。
第2図から明らかなように、出力トランジスタ
34および38や、駆動トランジスタ22および
46は共進出力端子すなわち母線40におけるプ
ツシユプル出力回路を構成する。
トランジスタ36のソースおよびドレイン回路
はトランジスタ42のソースおよびドレイン回路
と並列に接続し、トランジスタ42のゲートはイ
ネーブル信号端子12に結合する。また、トラン
ジスタ36のソースおよびドレイン回路はトラン
ジスタ44のソースおよびドレイン回路とも並列
に接続する。従つて、トランジスタ36のドレイ
ンおよびソース回路と、トランジスタ44のドレ
インおよびソース回路とは第2出力トランジスタ
38のゲートおよびソース間に接続される。トラ
ンジスタ42,36および44のソースおよびド
レイン回路の各々はこれと直列の第2駆動トラン
ジスタ46を経て正電圧供給端子VDDに接続す
る。
第2出力トランジスタ38のソースおよびドレ
イン回路には、2つの直列接続トランジスタ48
および50を並列に接続し、トランジスタ48お
よび50の相互接続点はトランジスタ44のゲー
トに接続する。トランジスタ50のゲートはコン
デンサ30に接続するとともに、トランジスタ5
2のゲートに接続する。トランジスタ52のソー
スおよびドレイン回路はこれと直列のトランジス
タ54を経て正電圧供給端子VDDに接続する。
これらトランジスタ52および54の相互接続
点はトランジスタ56のゲートに接続する。この
トランジスタ56はこれと直列のトランジスタ5
8と相俟つて、電圧供給端子VDDおよびVSS間に
接続された分圧器を構成する。トランジスタ56
および58は本例のようにデプレシヨン型の装置
とするか或いはエンハンスメント型の装置とする
ことができる。下側の分圧器トランジスタ56は
トランジスタ60と並列に接続し、このトランジ
スタ60のゲートはイネーブル信号端子12に結
合する。分圧器トランジスタ56および58の相
互接続点はトランジスタ62のゲートに接続し、
このトランジスタ62のドレインおよびソースは
第1出力トランジスタ34のゲートおよびソース
にそれぞれ接続する。
例えばトランジスタ16と同じ表示で示すトラ
ンジスタは、動抵抗のように作用するデプレシヨ
ン型のトランジスタとする。
デプレシヨン型のトランジスタは、所定の限界
電圧を越える正電圧がゲートに印加されている限
り、決して完全にオフ状態とならず、その抵抗値
はゲート駆動電圧が増大すると逆に減少する。ト
ランジスタ14のように示す他のトランジスタ
は、、所定の限界電圧を越える正の限界電圧すな
わちバイアス電圧が無い場合に通常オフ状態にあ
るエンハンスメント型のトランジスタとする。
トランジスタ28を除くすべてのデプレシヨン
型のトランジスタはこれらと直列のエンハンスメ
ント型のトランジスタに対する電流制限抵抗とし
て作用する。トランジスタ28はRCタイミング
回路のコンデンサ30と直列抵抗を構成する。こ
のRCタイミング回路の機能は後に詳細に説明す
る。
駆動器回路の通常の作動を以下に説明する。イ
ネーブル信号端子12における信号が低論理レベ
ルにある場合に駆動器回路を使用可能とし、上記
の信号が高論理レベルにある場合に駆動器回路を
使用禁止とする。例えば、イネーブル信号端子1
2における論理信号が高論理レベルにある場合に
は、分路トランジスタ18,32,42および6
0が導通し、これにより入力信号端子10に供給
される入力信号を大地に分路させる。駆動回路を
使用可能にする為には、イネーブル信号を低論理
レベルとしてトランジスタ18,32,42およ
び60をターン・オフさせる必要がある。イネー
ブル信号が低論理レベルにある場合には、高論理
レベルの入力信号によりトランジスタ14をター
ン・オンさせ、これによりトランジスタ20をタ
ーン・オフさせる。トランジスタ20がターン・
オフすると、第1出力トランジスタ34のゲート
電位が駆動トランジスタ22を経て高レベルとな
り、これにより、この第1出力トランジスタ34
をターン・オンさせ、出力端子40を高論理レベ
ルにするとともに、トランジスタ36をもター
ン・オンさせ、第2出力トランジスタ38をター
ン・オンさせ、これにより出力端子40を高論理
レベルにする。従つて、高論理レベルの入力信号
が駆動器回路を経て出力端子40に反転のない高
論理レベルの出力信号として伝達されたことにな
る。
これとは反対に、低論理レベルの入力信号が入
力端子10に現われると、トランジスタ14がタ
ーン・オフし、これによりトランジスタ20をタ
ーン・オンさせる。従つて、第1出力トランジス
タ34をターン・オンさせるとともにトランジス
タ36をターン・オフさせ、第2出力トランジス
タ38のゲート電位を第2駆動トランジスタ46
を経て高レベルとし、これにより、この第2出力
トランジスタ38をターン・オンさせる。このよ
うに、第1出力トランジスタ34がオフ状態で、
第2出力トランジスタ38がオン状態となると、
出力端子40における電圧が低論理レベルにな
る。従つて、低論理レベルの入力信号が駆動回路
を経て出力端子40に反転のない低論理レベルの
出力信号として伝達されたことになる。
短絡保護回路は、第1出力トランジスタ34が
正常にターン・オンすなわち導通しており、出力
端子40が正常に高論理レベルにある際に出力端
子40が偶発的に低論理レベルに短絡されるか、
或いは出力端子40が偶発的に高電圧供給端子
VDDに短絡される場合に作動するように設計す
る。他の種類の短絡は、例えば、出力トランジス
タ34および38により高論理レベル或いは低論
理レベルに駆動されている出力端子40すなわち
母線が他の母線駆動器により低論理レベル或いは
高論理レベルにそれぞれ同時に駆動される場合に
生じる。
次に、出力端子40が正常に低論理レベルにあ
り、偶発的に高論理レベルに短絡される場合につ
き保護回路の作動を説明する。短絡が生じる前
に、出力信号が低論理レベルにある場合には、入
力信号も低論理レベルにあり、トランジスタ14
がオフ状態にあり、トランジスタ24のゲート電
位をトランジスタ16を経て高め、これによりこ
のトランジスタ24をターン・オンさせている。
トランジスタ24がオン状態にあると、コンデン
サ30が低電圧或いは大地電位まで放電され、ト
ランジスタ52および50の双方がオフ状態とな
る。トランジスタ50がオフ状態にあると、トラ
ンジスタ48は負電圧供給端子VSS或いは大地へ
の電流通路を有しない。
ここで、出力端子40が偶発的に高論理レベル
になると、過大電流が第2出力トランジスタ38
を流れるばかりでなく、トランジスタ48にも流
れ、従つて、トランジスタ44を強制的にター
ン・オンさせる。トランジスタ44がターン・オ
ンすると、第2出力トランジスタ38のゲート駆
動電圧を減少させ、これにより、第2出力トラン
ジスタ38のインピーダンスを増大させ、短絡電
流を安全値まで減少させる。
短絡が無くなると、トランジスタ48,44お
よび38が正常の状態に復帰し、出力端子40が
その正常の低論理レベルの状態に復帰する。従つ
て、一時的な短絡の以前に存在した論理情報が保
持される。
次に、出力端子40が高論理レベルにあり、第
1出力トランジスタ34が導通すなわちオン状態
にあり、第2出力トランジスタ38が非導通すな
わちオフ状態にある際に、低論理レベルへの短絡
が生じる場合につき説明する。短絡が生じる以前
には、入力端子10における入力信号は高論理レ
ベルにあり、トランジスタ14がオン状態にあ
る。従つて、トランジスタ24はオフ状態にあ
り、トランジスタ52のゲート電位が高レベルに
あり、このトランジスタ52がオン状態にある。
このトランジスタ52がオン状態にある場合は、
このトランジスタ52がオフ状態にあつた場合よ
りもトランジスタ56が高インピーダンス状態に
ある。その理由は、トランジスタ56のゲート駆
動電位が以前よりも減少する為である。従つて、
トランジスタ62のゲート電位が高レベルにあ
る。2個のトランジスタ56および58のインピ
ーダンスの比によりトランジスタ62のゲート電
圧レベルを予め設定する。このトランジスタ62
のゲート電圧レベルは限界電圧よりも高くする
も、出力端子40が高論理レベル状態にある場合
にこの出力端子40の電圧レベルよりも低くする
必要がある。このゲート電圧レベルを例えば所望
の保護レベルよりも限界電圧レベルだけ高いレベ
ルに設定した場合には、出力端子40が偶発的に
低論理レベルに短絡された際にトランジスタ62
がターン・オンする。このターン・オンしたトラ
ンジスタ62により第1出力トランジスタ34の
ゲート駆動電圧を分路し、この第1出力トランジ
スタ34のインピーダンスを増大させ、短絡電流
を安全値に保つ。
短絡が無くなると、トランジスタ62および3
4が正常の状態に復帰し、出力端子40が論理情
報を失なうことなく正常の高論理レベル状態に復
帰する。
母線駆動器を使用禁止状態にする場合、トラン
ジスタ18,32,42および60をターン・オ
ンさせ、トランジスタ14,20,36,44,
56を使用禁止状態にするとともにトランジスタ
24,62,34および38をターン・オフさせ
る。2つの出力トランジスタ34および38がオ
フ状態にあると、出力端子40は高インピーダン
スの第3状態にあり、駆動器回路は有効に分離状
態、すなわち作動不可能状態になる。
コンデンサ30およびトランジスタ28を含む
回路は、入力論理レベルが変化する切替え時間中
保護回路が動作しないようにするRC遅延回路で
ある。この遅延回路は、駆動トランジスタの切替
えが行なわれるまで保護回路のトランジスタの切
替えを遅延させる。代表的には、この遅延回路の
抵抗値および容量値を約40ナノ秒の時定数が得ら
れるように選択することができる。
第3図は本発明により保護回路を設けた反転型
の母線駆動器を示す。本例の場合、第2図と同じ
素子を用いるも、回路をわずかに変更する。すな
わち、入力信号はトランジスタ14の代りにトラ
ンジスタ20に供給し、1つの反転段を無くす。
更に、第1駆動トランジスタ22の出力を用いて
トランジスタ14を駆動し、これにより保護回路
のトランジスタ24を駆動する。第1駆動トラン
ジスタ22の出力端子における信号は、入力端子
10における信号が第2図の場合よりも1つ少な
い反転段を通つて得られた信号であり、トランジ
スタ24の入力端子における信号は、入力端子1
0における信号が第2図の場合よりも1つ多い反
転段を通つて得られた信号である為、第2図の非
反転型の駆動器にこれらの点(トランジスタ22
の出力端子およびトランジスタ24の入力端子)
における2つの信号間に存在する関係と同じ関係
が第3図の反転型の駆動器においてもそのまま維
持される。上述した回路変更によつて生じる変化
以外は、第3図の回路作動は第2図の回路作動と
同じであり、従つてその説明は省略する。
【図面の簡単な説明】
第1図は複数個の駆動器を1本の共通出力母線
に結合した論理装置を示すブロツク線図、第2図
は本発明による過負荷保護回路を設けた非反転型
の母線駆動器の一例を示す回路図、第3図は本発
明による過負荷保護回路を設けた反転型の母線駆
動器の一例を示す回路図である。 A,B,C……母線駆動器、70,72,74
……論理信号入力端子、71,73,75……イ
ネーブル信号端子、10……入力信号端子、12
……イネーブル信号端子、22……第1駆動トラ
ンジスタ、34……第1出力トランジスタ、38
……第2出力トランジスタ、40……出力端子
(母線)、46……第2駆動トランジスタ、56,
58……分圧器トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 1 入力論理信号が供給される入力回路と、出力
    母線を駆動するプツシユプル出力トランジスタ対
    を有する出力回路と、前記の入力回路と前記の出
    力回路との間に結合された少くとも1個の反転段
    を有し、前記の入力論理信号を前記の入力回路か
    ら前記の出力回路に伝達する伝達手段と、前記の
    入力論理信号と共働して前記の出力母線に3状態
    の論理出力信号を生ぜしめる3状態制御入力端子
    と、前記の出力回路の過負荷状態を検知する検知
    手段と、前記の出力トランジスタ対のうち前記の
    出力母線が常規高論理レベルにある場合に常規導
    通している一方の出力トランジスタを流れる電流
    および前記の出力トランジスタ対のうち前記の出
    力母線が常規低論理レベルにある場合に常規導通
    している他方の出力トランジスタを流れる電流を
    過負荷状態が検知された際に制限する電流制限装
    置とを具える母線駆動器において、前記の検知手
    段は第1および第2検知回路を有し、これら第1
    および第2検知回路の双方には前記の出力回路の
    出力電圧と、この出力電圧の高論理レベル或いは
    低論理レベルの所望状態を表わす入力信号から取
    出した他の信号とが供給されるようになつてお
    り、前記の電流制限装置は第1および第2電流制
    限手段を有し、これら第1および第2電流制限手
    段は実際の出力電圧と高或いは低論理レベルの所
    望の状態との間の不一致が検出された際にそれぞ
    れ第1および第2検知回路により制御されるよう
    になつており、前記の母線駆動器は更に、前記の
    伝達手段の有効制御を遅延させる遅延手段を有
    し、前記の電流制限手段は実際の出力電圧の変化
    に直接応答し、前記の伝達手段は入力論理信号の
    変化後のある遅延時間中不作動となり、この遅延
    時間は前記の遅延手段により生ぜしめるようにな
    つていることを特徴とする母線駆動器。 2 特許請求の範囲第1項に記載の母線駆動器に
    おいて、前記の母線駆動器の回路を主として絶縁
    ゲート電界効果トランジスタを以つて構成し、前
    記電流制限装置が、前記出力トランジスタ対のう
    ち短絡状態が生じた際に導通しているトランジス
    タへのゲート駆動入力を減少させる手段を有する
    ようにしたことを特徴とする母線駆動器。 3 特許請求の範囲第1項に記載の母線駆動器に
    おいて、入力信号が論理レベル間で正常に切替わ
    る際に前記の電流制限装置の作動を禁止する禁止
    手段を設けたことを特徴とする母線駆動器。 4 特許請求の範囲第3項に記載の母線駆動器に
    おいて、前記禁止手段が、前記の電流制限装置の
    一部を構成するRC遅延回路を有するようにした
    ことを特徴とする母線駆動器。 5 特許請求の範囲第1項に記載の母線駆動器に
    おいて、前記電流制限装置が、前記出力トランジ
    スタ対のうちの一方のトランジスタの入力回路に
    またがつて接続した第1絶縁ゲート電界トランジ
    スタと、該第1絶縁ゲート電界効果トランジスタ
    の入力回路にまたがる分圧回路を形成するように
    接続され、前記の電流制限装置が作動する保護電
    圧レベルを形成する一対の直列接続絶縁ゲート電
    界効果トランジスタとを有するようにしたことを
    特徴とする母線駆動器。 6 入力論理信号が供給される入力回路と、出力
    母線を駆動するプツシユプル出力トランジスタ対
    を有する出力回路と、前記の入力回路と前記の出
    力回路との間に結合された少くとも1個の反転段
    を有し、前記の入力論理信号を前記の入力回路か
    ら前記の出力回路に伝達する伝達手段と、前記の
    入力論理信号と共働して前記の出力母線に3状態
    の論理出力信号を生ぜしめる3状態制御入力端子
    と、前記の出力回路の過負荷状態を検知する検知
    手段と、前記の出力トランジスタ対のうち前記の
    出力母線が常規高論理レベルにある場合に常規導
    通している一方の出力トランジスタを流れる電流
    および前記の出力トランジスタ対のうち前記の出
    力母線が常規低論理レベルにある場合に常規導通
    している他方の出力トランジスタを流れる電流を
    過負荷状態が検知された際に制限する電流制限装
    置とを具える母線駆動器であつて、前記の検知手
    段は第1および第2の検知回路を有し、これら第
    1および第2検知回路の双方には前記の出力回路
    の出力電圧と、この出力電圧の高論理レベル或い
    は低論理レベルの所望状態を表わす入力信号から
    取出した他の信号とが供給されるようになつてお
    り、前記の電流制限装置は第1および第2電流制
    限手段を有し、これら第1および第2電流制限手
    段は実際の出力電圧と高或いは低論理レベルの所
    望の状態との間の不一致が検出された際にそれぞ
    れ第1および第2検知回路により制御されるよう
    になつており、前記の母線駆動器は更に、前記の
    伝達手段の有効制御を遅延させる遅延手段を有
    し、前記の電流制限手段は実際の出力電圧の変化
    に直接応答し、前記の伝達手段は入力論理信号の
    変化後のある遅延時間中不作動となり、この遅延
    時間は前記の遅延手段により生ぜしめるようにな
    つている母線駆動器を複数個有し、これら母線駆
    動器の出力回路を出力母線に共通に接続し、他
    に、前記母線駆動器の1個のみ選択的に使用可能
    化して前記の出力母線に作動的に結合するように
    するとともに、残りの母線駆動器を前記の出力母
    線から有効に分離させる使用可能化装置を設ける
    ことを特徴とする論理装置。
JP12453078A 1977-10-11 1978-10-09 Bus driver Granted JPS5464938A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0531514U (ja) * 1991-09-27 1993-04-27 ヤンマー農機株式会社 側条施肥機付直播機の繰出量調節装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2966268D1 (en) * 1978-10-21 1983-11-10 Ward Goldstone Ltd A switching circuit
US4558389A (en) * 1980-01-14 1985-12-10 Honeywell Inc. Control logic safety monitoring circuit means
US4419592A (en) * 1980-07-21 1983-12-06 International Business Machines Corporation Bidirection data switch sequencing circuit
JPS57166732A (en) * 1981-04-06 1982-10-14 Nec Corp Semiconductor circuit
JPS57166713A (en) * 1981-04-08 1982-10-14 Nec Corp Output circuit
US4342065A (en) * 1981-04-10 1982-07-27 Tektronix, Inc. Protection circuit for a data driver
JPS57168527A (en) * 1981-04-10 1982-10-16 Nec Corp Digital logic circuit
DE3132257C2 (de) * 1981-08-14 1983-10-20 Siemens AG, 1000 Berlin und 8000 München Überlastungsschutzschaltung für einen Feldeffekttransistor
JPS58116759A (ja) * 1981-12-29 1983-07-12 Fujitsu Ltd 出力ドライバ回路
US4477741A (en) * 1982-03-29 1984-10-16 International Business Machines Corporation Dynamic output impedance for 3-state drivers
DE3366617D1 (en) * 1982-10-12 1986-11-06 Nissan Motor A semiconductor switching circuit with an overcurrent protection
JPS60500437A (ja) * 1983-02-04 1985-03-28 モトロ−ラ・インコ−ポレ−テツド 短絡保護バツフア回路
US4612457A (en) * 1983-06-27 1986-09-16 Texas Instruments Incorporated Current limiting output buffer for integrated circuit
US4581551A (en) * 1984-03-28 1986-04-08 Motorola, Inc. Input/output circuit for use with various voltages
KR910007647B1 (ko) * 1987-05-01 1991-09-28 디지탈 이큅먼트 코오포레이숀 백플레인 버스용 노드장치
US5003467A (en) * 1987-05-01 1991-03-26 Digital Equipment Corporation Node adapted for backplane bus with default control
US4941126A (en) * 1987-07-24 1990-07-10 Advanced Micro Devices, Inc. Weak/strong bus driver
NL8800236A (nl) * 1988-02-01 1989-09-01 Philips Nv Logische schakeling met geschakelde "anti-stress"-transistor.
US5256914A (en) * 1991-10-03 1993-10-26 National Semiconductor Corporation Short circuit protection circuit and method for output buffers
DE59205707D1 (de) * 1992-09-18 1996-04-18 Siemens Ag Integrierte Pufferschaltung
DE59207548D1 (de) * 1992-09-18 1997-01-02 Siemens Ag Integrierte Pufferschaltung
US5973416A (en) * 1995-07-20 1999-10-26 Temic Telefunken Microelectronic Gmbh Method for controlling a power supply switch and circuit arrangement for performing the control
DE19526493B4 (de) * 1995-07-20 2004-02-12 Conti Temic Microelectronic Gmbh Verfahren zur Steuerung eines Laststromkreises und Schaltungsanordnung zur Durchführung des Verfahrens
JP5411630B2 (ja) 2009-09-03 2014-02-12 ローム株式会社 負荷駆動装置
DE102017219551A1 (de) * 2017-11-03 2019-05-09 Continental Teves Ag & Co. Ohg Verpolschutzanordnung, Verfahren zum Betrieb der Verpolschutzanordnung und korrespondierende Verwendung
CN114995565B (zh) * 2022-05-17 2024-02-09 深圳南云微电子有限公司 一种短路保护方法、电路和总线驱动器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49109846A (ja) * 1973-02-22 1974-10-18
JPS513469A (ja) * 1974-06-28 1976-01-12 Hitachi Ltd Toransufuaapuresurainniokeru kahensokurandamuntenshisutemu
JPS5151728A (ja) * 1974-09-18 1976-05-07 Ibm

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3749936A (en) * 1971-08-19 1973-07-31 Texas Instruments Inc Fault protected output buffer
US3974403A (en) * 1972-06-30 1976-08-10 Raytheon Company Digital data transmission system
US4037114A (en) * 1975-10-23 1977-07-19 Rca Corporation Tri-state logic circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49109846A (ja) * 1973-02-22 1974-10-18
JPS513469A (ja) * 1974-06-28 1976-01-12 Hitachi Ltd Toransufuaapuresurainniokeru kahensokurandamuntenshisutemu
JPS5151728A (ja) * 1974-09-18 1976-05-07 Ibm

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0531514U (ja) * 1991-09-27 1993-04-27 ヤンマー農機株式会社 側条施肥機付直播機の繰出量調節装置

Also Published As

Publication number Publication date
GB2005935B (en) 1982-03-24
IT7828540A0 (it) 1978-10-06
DE2843924A1 (de) 1979-04-12
US4178620A (en) 1979-12-11
JPS5464938A (en) 1979-05-25
IT1159925B (it) 1987-03-04
GB2005935A (en) 1979-04-25
DE2843924C2 (ja) 1987-11-19
FR2406352A1 (fr) 1979-05-11
FR2406352B1 (ja) 1984-06-29
CA1126350A (en) 1982-06-22

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