JPH02253435A - Integrated circuit - Google Patents
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- JPH02253435A JPH02253435A JP7604089A JP7604089A JPH02253435A JP H02253435 A JPH02253435 A JP H02253435A JP 7604089 A JP7604089 A JP 7604089A JP 7604089 A JP7604089 A JP 7604089A JP H02253435 A JPH02253435 A JP H02253435A
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Abstract
Description
本発明は集積回路に関するものである。 TECHNICAL FIELD This invention relates to integrated circuits.
従来の集積回路において、プログラムおよびデータを記
憶する場合、第２図のような回路構成となっていた。
第２図に示した構成において、データ変換を行なう場合
、以下のような動作が行なわれる。
（Ａ）まず、データ指定レジスタＤＰ２２に彼変換デー
タが格納される。
（Ｂ）つぎに、データ変換命令が以下のようにして実行
される。
（Ｂ−１）命令フェッチサイクル
プログラムカウンタＰＣ２１からアドレス情報が送出さ
れる。このアドレス情報は、アドレスデコーダからなる
変換回路ＴＲ２１でデコードされ、リードオンリメモリ
ＲＭ２１のアドレスが指定される。リードオンリメモリ
ＲＭ２１がらは、変換回路ＴＲ２１により措定されたメ
モリ位置に記憶されている命令コード（データ変換命令
に対応したコード）が読出される。命令コードは、セン
スアンプからなる出力回路０Ｔ２１を通して出力され、
命令レジスタｌＲ２１に格納される。
（Ｂ−２）命令実行サイクル
命令デコーダＩＤ２１により、命令レジスタｌＲ２１に
格納されている命令コードが、データ変換命令であると
判断される。その結果、命令デコーダ！Ｄ２１により、
データ指定レジスタＤＰ２２が選択される。データ指定
レジスタＤＰ２２には被変換データが格納されており、
この被変換データにより変換回路ＴＲ２２を通してリー
ドオンリメモリＲＭ２２のアドレスが指定される。り一
ドオンリメモリＲＭ２２の指定されたアドレスには変換
データが記憶されており、この変換データはセンスアン
プからなる出力回路０Ｔ２２を通して出力され、データ
格納レジスタＤＳ２２に格納される。
以上のようにして、従来はデータ変換を行なっていた。In conventional integrated circuits, when storing programs and data, the circuit configuration was as shown in FIG. In the configuration shown in FIG. 2, when data conversion is performed, the following operations are performed. (A) First, the conversion data is stored in the data designation register DP22. (B) Next, the data conversion instruction is executed as follows. (B-1) Instruction fetch cycle Address information is sent from the program counter PC21. This address information is decoded by a conversion circuit TR21 consisting of an address decoder, and an address of the read-only memory RM21 is specified. The instruction code (code corresponding to the data conversion instruction) stored in the memory location determined by the conversion circuit TR21 is read from the read-only memory RM21. The instruction code is output through an output circuit 0T21 consisting of a sense amplifier,
It is stored in the instruction register lR21. (B-2) Instruction execution cycle The instruction decoder ID21 determines that the instruction code stored in the instruction register IR21 is a data conversion instruction. As a result, the instruction decoder! By D21,
Data designation register DP22 is selected. The data specification register DP22 stores the data to be converted,
This data to be converted specifies the address of the read-only memory RM22 through the conversion circuit TR22. Converted data is stored at a designated address in the read-only memory RM22, and this converted data is outputted through an output circuit 0T22 consisting of a sense amplifier and stored in a data storage register DS22. Conventionally, data conversion was performed in the manner described above.
従来は、第２図に示すように、命令コード記憶用のリー
ドオンリメモリＲＭ２１およびデータコード記憶用のリ
ードオンリメモリＲＭ２２を、それぞれ別々に設けてい
た。そのために、変換回路ＴＲ２１およびＴＲ２２と出
力回路０Ｔ２１および０Ｔ２２も、それぞれ別々に設け
る必要があった。ところが、変換回路や出力回路は、集
積回路のなかで大きな占有面積を必要とするため、集積
回路のコストアップの要因となっていた。
本発明の目的は、命令コードおよびデータコードを記憶
する集積回路において、その面積を小さくすることであ
る。
［課題を解決するための手段］
本発明における集積回路は、命令コードとデータコード
を記憶するリードオンリメモリを共通化し、リードオン
リメモリの入力側においては、プログラムカウンタとデ
ータ指定レジスタとを適宜切換えることにより変換回路
を共通化し、リードオンリメモリの出力側においては、
命令コードとデータコードを出力する出力回路を共通化
したものである。
［実施例］
以下、本発明における一実施例を第１図を用いて説明す
る。
ＲＭはリードオンリメモリであり、命令コードおよびデ
ータコードを記憶するものである。
ＰＣはプログラムカウンタであり、命令コードが記憶さ
れているアドレスのアドレス情報を送出するものである
。
ＤＰはデータ指定レジスタであり、データコードが記憶
されているアドレスのアドレス情報を送出するものであ
る。
ＴＲは変換回路であり、プログラムカウンタＰＣまたは
データ指定レジスタＤＰから送出されるアドレス情報を
変換して、命令コードまたはデータコードが記憶されて
いるメモリ位置を指定するものであり、アドレスデコー
ダからなる。
ＭＸはマルチプレクサであり、プログラムカウンタＰＣ
またはデータ指定レジスタＤＰの、変換回路ＴＲとの接
続を切換えるものである。
ＳＬＩは第１の選択回路であり、後述する命令レジスタ
ＩＲからの情報を受けて、マルチプレクサＭＸにおける
プログラムカウンタＰＣと変換回路ＴＲとの接続または
データ指定レジスタＤＰと変換回路ＴＲとの接続を選択
するものである。
マルチプレクサＭＸおよび１１の選択回路ＳＬｌにより
制御回路が構成される。
ＯＴは出力回路であり、変換回路ＴＲにより指定された
メモリ位置に記憶されている命令コードまたはデータコ
ードを出力するものであり、センスアンプからなる。
ＩＲは命令レジスタであり、出力回路ＯＴから出力され
た命令コードを格納するものである。
ＤＳはデータ格納レジスタであり、出力回路から出力さ
れたデータコードを格納するものである。
ＩＤは命令デコーダであり、命令レジスタＩＲに格納さ
れている命令コードをデコードするものである。
ＳＬ２は第２の選択回路であり、命令デコーダＩＤから
の情報を受けてデータ格納レジスタを選択するものであ
る。
ＳＬ３は第３の選択回路であり、命令デコーダ！Ｄから
の情報を受けてデータ指定レジスタＤＰを選択するもの
である。
つぎに、本実施例において、データ変換を行う場合の動
作について説明する。
（Ａ）まず、命令レジスタＩＲに格納されている所定の
命令が命令デコーダ！Ｄによりデコードされ、命令デコ
ーダＩＤからの情報を受けて第３の選択回路ＳＬ３によ
りデータ指定レジスタＤＰが選択され、データ指定レジ
スタＤＰに被変換データが格納される。
（Ｂ）つぎに、データ変狽命令が以下のようにして実行
され、データ格納レジスタＤＳに変換データが格納され
る。
（Ｂ−１）命令フェッチサイクル
マルチプレクサＭＸによりプログラムカウンタＰＣと変
換回路ＴＲとが接続されているため、プログラムカウン
タＰＣから送出されるアドレス情報は、変換回路ＴＨに
入力される。このアドレス情報は変換回路ＴＲでデコー
ドされ、リードオンリメモリＲＭのアドレスが指定され
る。リードオンリメモリＲＭからは、変換回路ＴＲによ
り指定されたメモリ位置に記憶されている命令コード（
データ変換命令に対応したコード）が読出される。命令
コードは、出力回路ＯＴを通して出力され、命令レジス
タＩＲに格納される。
（Ｂ−２）命令実行サイクル
命令レジスタＩＲに格納されている命令コードを受けて
、第１の選択回路ＳＬＩにより、データ指定レジスタＤ
Ｐと変換回路ＴＲとがマルチプレクサＭＸを通して接続
される。データ指定レジスタＤＰには、リードオンリメ
モリのアドレス情報となる被変換データが格納されてい
る。この被変換データは変換回路ＴＲでデコードされ、
リードオンリメモリＲＭのアドレスが指定される。り一
ドオンリメモリＲＭの指定されたアドレスには変換デー
タが記憶されており、この変換データは出力回路ＯＴを
通して出力される。一方、命令デコーダＩＤでは、命令
レジスタＩＲに格納されている命令がデータ変換命令で
あることを判断し、第２の選択回路ＳＬ２によりデータ
格納レジスタＤＳが選択される。従って、出力回路ＯＴ
を通して出力された変換データは、データ格納レジスタ
ＤＳに格納される。
以上の動作により、データ指定レジスタに格納されてい
る被変換データが変換され、データ格納レジスタＤＳに
変換データが格納される。
［効果］
本発明における集積回路では、命令コードとデータコー
ドを記憶するリードオンリメモリを共通化したことによ
り、変換回路および出力回路が共通化される。従って、
変換回路および出力回路の占有面積が減少し、集積回路
のコストを大幅に低減することができる。Conventionally, as shown in FIG. 2, a read-only memory RM21 for storing instruction codes and a read-only memory RM22 for storing data codes were provided separately. Therefore, it was necessary to provide the conversion circuits TR21 and TR22 and the output circuits 0T21 and 0T22 separately. However, the conversion circuit and the output circuit require a large area in the integrated circuit, which has been a factor in increasing the cost of the integrated circuit. An object of the present invention is to reduce the area of an integrated circuit that stores instruction codes and data codes. [Means for Solving the Problems] The integrated circuit of the present invention uses a common read-only memory for storing instruction codes and data codes, and appropriately switches a program counter and a data specification register on the input side of the read-only memory. This allows the conversion circuit to be shared, and on the output side of read-only memory,
The output circuit for outputting instruction codes and data codes is shared. [Example] An example of the present invention will be described below with reference to FIG. RM is a read-only memory that stores instruction codes and data codes. The PC is a program counter that sends out address information of addresses where instruction codes are stored. DP is a data designation register, which sends out address information of an address where a data code is stored. TR is a conversion circuit that converts address information sent from the program counter PC or data designation register DP to designate a memory location where an instruction code or data code is stored, and is comprised of an address decoder. MX is a multiplexer and a program counter PC
Alternatively, it is used to switch the connection of the data designation register DP to the conversion circuit TR. SLI is a first selection circuit that receives information from the instruction register IR, which will be described later, and selects the connection between the program counter PC and the conversion circuit TR in the multiplexer MX or the connection between the data designation register DP and the conversion circuit TR. It is something. A control circuit is constituted by multiplexer MX and eleven selection circuits SLl. OT is an output circuit, which outputs the instruction code or data code stored in the memory location specified by the conversion circuit TR, and is composed of a sense amplifier. IR is an instruction register that stores the instruction code output from the output circuit OT. DS is a data storage register that stores the data code output from the output circuit. ID is an instruction decoder that decodes the instruction code stored in the instruction register IR. SL2 is a second selection circuit, which receives information from the instruction decoder ID and selects a data storage register. SL3 is the third selection circuit and is an instruction decoder! It receives information from D and selects the data designation register DP. Next, the operation when performing data conversion in this embodiment will be explained. (A) First, a predetermined instruction stored in the instruction register IR is input to the instruction decoder! In response to information from the instruction decoder ID, the data designation register DP is selected by the third selection circuit SL3, and the data to be converted is stored in the data designation register DP. (B) Next, a data modification instruction is executed as follows, and the transformed data is stored in the data storage register DS. (B-1) Instruction fetch cycle Since the program counter PC and the conversion circuit TR are connected by the multiplexer MX, the address information sent from the program counter PC is input to the conversion circuit TH. This address information is decoded by the conversion circuit TR, and the address of the read-only memory RM is specified. From the read-only memory RM, the instruction code (
The code corresponding to the data conversion command) is read out. The instruction code is output through the output circuit OT and stored in the instruction register IR. (B-2) Instruction execution cycle In response to the instruction code stored in the instruction register IR, the first selection circuit SLI selects the data specification register D.
P and conversion circuit TR are connected through multiplexer MX. The data designation register DP stores converted data that becomes address information of the read-only memory. This converted data is decoded by the conversion circuit TR,
The address of read-only memory RM is specified. Converted data is stored at a designated address in the second-only memory RM, and this converted data is outputted through the output circuit OT. On the other hand, the instruction decoder ID determines that the instruction stored in the instruction register IR is a data conversion instruction, and the second selection circuit SL2 selects the data storage register DS. Therefore, the output circuit OT
The converted data outputted through is stored in the data storage register DS. Through the above operations, the data to be converted stored in the data designation register is converted, and the converted data is stored in the data storage register DS. [Effects] In the integrated circuit according to the present invention, the read-only memory that stores instruction codes and data codes is shared, so that the conversion circuit and the output circuit are shared. Therefore,
The area occupied by the conversion circuit and output circuit is reduced, and the cost of the integrated circuit can be significantly reduced.
第１図は本発明の一実施例を示したブロック図、第２図
は従来例を示したブロック図である。
ＲＭ・・・・・・リードオンリメモリ
ＰＣ・・・・・・プログラムカウンタ
ＤＰ・・・・・・データ指定レジスタ
ＴＲ・・・・・・変換回路
ＭＸ・・・・・・マルチプレクサ
ＳＬＩ・・・第１の選択回路
ＯＴ・・・・・・出力回路
ＩＲ・・・・・・命令レジスタ
ＤＳ・・・・・・データ格納レジスタ
以上FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional example. RM...Read-only memory PC...Program counter DP...Data specification register TR...Conversion circuit MX...Multiplexer SLI... First selection circuit OT...Output circuit IR...Instruction register DS...Data storage register or higher
Claims (1)
メモリと、 命令コードが記憶されているアドレスのアドレス情報を
送出するプログラムカウンタと、 データコードが記憶されているアドレスのアドレス情報
を送出するデータ指定レジスタと、上記プログラムカウ
ンタまたは上記データ指定レジスタから送出されるアド
レス情報を変換して、命令コードまたはデータコードが
記憶されているメモリ位置を指定する変換回路と、 上記プログラムカウンタまたは上記データ指定レジスタ
と上記変換回路との接続を制御する制御回路と、 上記変換回路により指定されたメモリ位置に記憶されて
いる命令コードまたはデータコードを出力する出力回路
と、 上記出力回路により出力された命令コードを格納する命
令レジスタと、 上記出力回路により出力されたデータコードを格納する
データ格納レジスタと からなり、 上記リードオンリメモリ、プログラムカウンタ、データ
指定レジスタ、変換回路、制御回路、出力回路、命令レ
ジスタおよびデータ格納レジスタが、同一のチップに形
成されている集積回路。[Claims] A read-only memory that stores instruction codes and data codes; a program counter that sends out address information of addresses where the instruction codes are stored; and a program counter that sends out address information of addresses where the data codes are stored. a conversion circuit that converts address information sent from the program counter or the data specification register to specify a memory location where the instruction code or data code is stored; a control circuit that controls the connection between a specified register and the conversion circuit; an output circuit that outputs an instruction code or data code stored in a memory location specified by the conversion circuit; and an instruction output by the output circuit. It consists of an instruction register that stores a code, and a data storage register that stores the data code output by the output circuit, and includes the read-only memory, program counter, data specification register, conversion circuit, control circuit, output circuit, and instruction register. An integrated circuit in which a data storage register and a data storage register are formed on the same chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7604089A JPH02253435A (en) | 1989-03-28 | 1989-03-28 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7604089A JPH02253435A (en) | 1989-03-28 | 1989-03-28 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253435A true JPH02253435A (en) | 1990-10-12 |
Family
ID=13593693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7604089A Pending JPH02253435A (en) | 1989-03-28 | 1989-03-28 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253435A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283032A (en) * | 1975-12-29 | 1977-07-11 | Fujitsu Ltd | Memory address system |
-
1989
- 1989-03-28 JP JP7604089A patent/JPH02253435A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283032A (en) * | 1975-12-29 | 1977-07-11 | Fujitsu Ltd | Memory address system |
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