JPH02246552A - ディジタルデータ伝送用受信器のビット同期用方法及び配置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、該パルス列をレートｎ、Ｆｂ（但しｎは小さ
い偶数の整数）でサンプリングする第１の段階と、 各サンプルを所定の１ｌＷｉＳに比較することにより得
られたサンプルＸ又は後者から得られたサンプルｆを二
進値１又は０に正規化することからなる第２の段階とか
らなり、ディジタル情報を運ぶ所定の短かい長さを有し
、ビットクロックに関連した非同期方法で速度Ｆｂで受
信され、二進状態固に検出可能なトランジションを示す
二進パルスのパケット用の受信器におけるビット同期方
法に係る。

本発明は有ｍｒｉ話線又は光ファイバ又は無線リンクか
らディジタル情報を受信するある型の受信器に係る。ビ
ットのコーディング用に用いられる変調は例えばＲＺ又
はｎＲＺ型の位相変１ｍ　（ＰＳＫ）又１．を受信器の
入力信号用の連続位相を維持して又は維持せｆＦｓＫ型
のものでよい。望ましくは、本発明によるビット同期方
法は周波数シフトキーインク（ＦＳＫ）によるディジタ
ル伝送中、固定の所定の短かい長さを有する二進パルス
のパケット（又はフレーム）をビットレートＦｂで受信
するホモダイン又はヘテロダイン無線受信器に係る。

上記方法を実施する配置はソフトウェア又はハードウェ
アにより形成される。第１の場合において、受信器はア
ナログディジタル変換器に加えて、ｔｈｅマイクロプロ
セッサ及び計算マイクロプロセッサからなる。ハードウ
ェア実施例自体はＦＳＫ信号４１調器と、速度ｎ、　Ｆ
ｂでサンプリングする為のサンプリング手段及びサンプ
ル正規化手段からなる。

本発明により解決された技術的ｌ！！題は、ディジタル
技術により可能な限り最も早い方法で、典型的に１００
ビツトより短かく、パケットの始めに並ぶビットシーケ
ンスと呼ばれる予備シーケンスの必要性なしに短ビツト
パケット（受信した信号の周波数ホップ区間に層する各
パケット）用の最適のビット同期を得、各パケットの全
受信されたビット用の最適な情報（ビットの中間点で）
を得ることからなる。

位相ロックドループによるアナログビット同期方法は公
知である。これらの方法はパケットの良さがＪａｙＩＷ
ｌする時間を有するのに非常に短かいので考慮された適
用には用いられえない。

クロック回復（又はビット同期）のディジタル方法中下
記の４つの主カテゴリーが区別される：ビットクロック
位相の最適推定；用いられた構造は推定理論の結果の直
接移項である。これらの方法は非常に長い計算期間を必
要とする。

−修正による推定：これらの方法は大きな感度を雑音に
与える非線形処理を用いる。

ｔ！Ｏクロス検出による推定；この方法は常に問題では
ない信号に連続位相を課す入力信号変調技術に適してい
る。

相聞による推定；この方法はフレーム同期（パケットの
始め）を実現するよう最近用いられるが、ビット同期を
得゛るために充分正確ではない。加えて、有用な情報レ
ートを低減する予備シーケンスを必要とする。

より特に、米国技術第４，１８９，６２２号からビット
同期配置は信号が速度０．トｂでサンプルされ、次に１
及びＯに正規化されることによりＦＳＫ信号を受信する
無線受信器用に知られている。隣る正規化されたサンプ
ルは信号で表される０）又は表われない（０）トランジ
ションを検出するよう比較され、トランジションはビッ
ト周期のｎ個の階数から所定の階数のトランジションを
各選択するカウンタ内に蓄積される。ビット周期の所定
の数の後、大部分のトランジションを含むカウンタが選
ばれ、ビットクロックは選ばれたカウンタの階数により
１階数の増加で再調整される。大部分のトランジション
を含むカウンタを単に考えた場合、雑音に対する高感度
を有し、複数の回路からなる下流複合ディジタル濾波の
必要性により、このシステムは高価になり、全ての受信
ビット用の最適の情報を回復するのに充分早くはならな
い。

本発明の目的は、雑音に充分敏感でなく、受信されたコ
ード化された信号用の連続位相に対する必要性なしに予
備トレーニングビットシーケンスからなるこれらのパケ
ットなしに短かいデータパケットを用いるピットクロッ
クの早い最適な回復を得ることである。

これらの目的は達成され、第１バラグラフに示された方
法が更に下記の段階を含むことを特徴とする事実により
、従来技術の欠点は緩和され抑圧される。

ａ）　　（ｎ＋１）行及びＭ列を有する下記のシーケン
スマトリクス（Ｂ）により正規化されたサンプ゛ルの各
ビット列に層するＭＩＩＮの順次のビットをＭ。

（ｎ＋１　）に亘って蓄積し： ｂ）０行を有する下記のトランジシコン列マトリここで
ｅは排他的論理和を示す、 Ｃ）マトリクス（Ｔ）から得られた下記の２つの重心数
ｍｌ、ｍ２を計棹し、 ■１−Ｐ１／Ｑ１ ｍ２＝Ｐ２／Ｑ２ ここで、 １＝１ ｉ＝１ ｉ−ｎ／２＋１　　　　　　　　　ｉ＝ｎ／２＋１ｉは
１からｎに変化する。

ｄ）数ｍｌ、ｍ２及びマトリクス（Ｔ）から得られた下
記の数ｍを！ｉ′を算し： ｇ＋−ｍｌＱ１＋１２Ｑ２／Ｑ１＋０２　　　　ｍ２−
ｍｌ＜ｎ／２の場合二ｇｉ＝（ｍｌ＋ｎ）Ｑ１＋ｍ２Ｑ
２／Ｑ１＋０２　　　５２−ｍｌ　　≧ｎ／２　　の場
合　：ｅ）数ｍから得られた下記の整数ｍ′を計算し：
量’−Ｅ（ｓ＋０．５） 「）　１からｍの闇で数ｍ′及びｎから得られた下記の
整数ｊを計算し： ｊ＝（ｍ’−ｎ／２）ｍｏｄｕｌｏ−ｎ９）　各パケッ
ト又は受信したビットパルスの各サブパケットの該Ｍビ
ットの最適数列として数列Ｂｊを選択する。

ビットの中間点に最も近いシーケンスを最適のシーケン
スとして決めるのを求めるもののうちシーケンス８１．
８２．・・・、Ｂｎの連続については一時的に不確定で
あることに注意すべきである。この不確定は一つの要素
【１．・・・、　ｔｎに各減少した行の不確定を回転に
よるトランジションマトリクス（Ｔ）のレベルで明らか
になる。２つの主要な場合が生ずる二人部分のトランジ
ションからなる要素がマトリクス（Ｔ）の中間に現われ
る場合においてトランジションの大部分が単一上昇又は
降下するビットエツジに関連するか、大部分のトランジ
ションからなる要素が７トリクス（Ｔ）の２つの終りで
別々に現われる場合においてトランジションが上昇又は
降下する２つのビットエツジに亘って分布されるかのい
ずれかで発生する。最初の場合はｍ２−ｉｔ＜ｎ／２に
該当したものであり、その為、重心（重力の中心）の単
一の計算が実行され、その為計算された数ｍはｎ／２に
近い。第２の場合に対し、次のことが得られる：　１１
２−Ｉｔ≧ｎ／２及び重心の計算は上昇したパルス端に
関連したパルスを降下した端に関連したパルスと一致さ
せることにより階数ｎの囲りに実質的にトランジション
を再編成することになる周期の半分になる行の回転の後
マトリクス（Ｔ）から得られたマトリクスにより実行さ
れる。従って計算された数ｍ　＋、ｔ　ｎに近い。

望ましくは１０以下の数ｎは例えば４．６又は８に等し
いように選ばれる。

１６より大きいＭの値に対して、計算マイクロプロセッ
サは上記の段階ａ）から０）を実行するようサンプルを
二進１ａ１又は０に正規化する為プログラム化されるこ
とにより上記方法の実施の為、ソフトウェア解答を望ま
しく選び、Ｍビットの最適のパケットシーケンスを速度
Ｆｂで出力に発生する。

本発明を実施する別なソフトウェア解答によれば、数ダ
ースビットのオーダの長いパケットに対し、各パケット
は減少固定長（例えばＭ＝４）を有するしスライス（サ
ブパケット）に分割され、そして上記の方法の段階によ
り決められたアルゴリズムは一つのビットスライスから
次へ繰返し動作するよう完了される。後者のソフトウェ
ア実施例は階数Ｋ（ここでＫは各サブパケットに対し時
間的に１からしに変る）のサブパケットに関連したシー
ケンスＢｊＫが下記の段階を行うことにより得られるこ
とを特徴とする。

ｈ）下記の数ｍＫを計算し、蓄積する：ここで鵬（に）
は該段階ａ）からｄ）を実行することにより得られた階
数にのサブパケット用のｍの値であり、 ｉ）　数ｍＫが数ｍで置き換えられる該段階ｅ）及びｆ
）を実行することによりｊＫを４算し、ｌ　　Ｋの８値
に対して、階数にのサブパケットのＭビットの最適シー
ケンスとしてシーケンスＢＪＫを選択する。

典型的に１６ビツト周期より短かい又は等しい非常に短
かいビットパケットに対し、Ｍが各パケットのビットの
数に等しいことによる、本発明のハードウェア実施例は
下記のカスケード接続からなりニ ーディジタル周波数シフトキーイング（ＦＳＫ）信号復
調器と、 一夫々受信された１ビツト及びＯヒツトの特性周波数を
表わすサンプルを発生する為速度ｎ、　Ｆｂで作動する
サンプリング手段と、 一すンプルｒを二進１Ｉｉ１又は０に正規化する正規化
する正規化手段と、 からなり、 更にニ ーｎｉｌの最初のレジスタが正規化されたリンプルの該
ｎｒＩＡのシーケンス８１．　Ｂ２．・・・、Ｂｎを受
信するよう（Ｍ＋１）ビットロケーションの長さを有し
、その最終のレジスタが少なくとも１ビツトに等しい長
さを有する（ｎ＋１）シフトレジスタＲ１，Ｒ２゜・・
・、　Ｒｎ、　Ｒｎ条１と、 一隣るレジスタの各肘用の該（ｎ＋１　）シフトレジス
タの入力サンプルを対で受信する２つの入力を有するｎ
個の排他的論理和ゲートと、−ｎ個の排他的論理和ゲー
トの各出力信号を各受信するｎ個のカウンターと、 −ｎｌの出力ＤＩ、　［１２，・・・、Ｄｎからなり、
該トランジシコンマトリクス（Ｔ）で自身を識別する各
アドレス構成は該段階Ｃ）からｆ）によって以前に計粋
された数ｊを含むロケーションをアドレスするよう特別
な回路として以館にプログラム化され、そして、唯一の
出力ＤＪがこのロケーションの特別な内容の結果として
の該命令中能動化されるような方法でカウンタの内容に
よりアドレスされたランダムアクセスメモリーと、 −Ｍビットの２つの順次パケットを分けるガード時闇中
早い速度で、各受信された二進パルスパケットの該Ｍビ
ットの最適数列としてレジスタＲｊ内に含まれたビット
を出力Ｄｊの能動化の結果として抽出する為の抽出手段
、 とよりなることを特徴とする。

この配置は本発明が基とするアルゴリズムを実施する。

ランダムアクセスメモリのロケーションの数はマトリク
ス（Ｔ）で実際可能な構成の数より大きい、ｎ＝４及び
Ｍ−１６に対し、このＲＡＭは１６のコンダクタにより
アドレス化され、４又は８ビツトの６４にメモリーロケ
ーションからなる。各メモリーロケーションはトランジ
シコンマトリクス（Ｔ）で識別する対応アドレスに関連
する最大数ｊを識別する１、２．３又は４に等しい数を
含む。

一ビツト周期より長く、パケットを分離する待機時間は
例えば３２ｘｎｘＦｂに等しい速度でｎｌのレジスタの
最善情報を有する階数ｊのレジスタを選択的にクリアす
るのに充分である。

以下図面と共に本発明の１実施例を説明する。

第１図の無線受信器は二重周波数変換を有する。

アンテナ１にディジタル位相シフトキード（ＰＳＫ）又
は周波数シフトキード（ＦＳＫ）信号ＳＮを受信する。

望ましくは信号ＳＮは不連続位相を有する周波数ホッピ
ングＦＳＫ信号であり、各周波数ホップで短周定長の情
報ビットパケットが伝送され、一方パケットの全ビット
が有効な情報保持体である。パケット長は典型的に１０
０ビツトより小さい。かかる信号はビットクロックを再
生する為、最も困難な条件を組合せる。１で受信した信
号は帯域フィルタ２及び増＠器３によりミキサ４に伝送
される。該ミキサは米国モトローラ社の例えば６８０９
又は６８ｔｌＣＨ型の＄１１１１マイクロプロセッサ６
μＰＧによりそれ自体＃ｌ１１１される周波数シンセサ
イザ５（ＳＦ）からの信号を第２の入力に受信する。適
用の形式により、ミキサ４はその出力に一定中闇周波数
Ｆｉ１の加算周波数又は減算周波数信号を発生する。帯
域フィルタ７による濾波及び増幅器８による増幅の後、
信号ＦｉｌはＲｎミキサと呼ばれるミキサ９内の発振器
１１　（０１）からの局部発振信号を有する減算ビット
に従う。結果とらで、ミキサ９の出力に数百ヘルツ及び
数百キロヘルツ間に＃ｔＩ型的に位置する一定中周周波
数Ｆｉ２の第２の信号が発生する。各情報ビット１及び
０の代表周波数はＦｌ及びＦＯで表示され、信号変調は
例えば（特にＦｉｌ及びＦｉ２＞の搬送波周波数のどち
らか一方に対称的に配置されたＦｌ及びＦＯで、一方が
下記： Ｆｌ−ＦＯ＝Ｏ，ＳＦｂ を有するものと考えられる。

ここで、Ｆｂはビット速度である。

信号Ｆｉ２は再び濾波され、帯域フィルタ１２及び増幅
器１３により増幅される。増幅器１３は望ましくは非常
に高利得を有し、信号を下流に位置したディジタル処理
手段に適合させるようその出力に濾波手段（図示せず）
を有する。これらのディジタル処理手段は、例えば、Ｆ
ＳＫｉａ調器１４、その後に続くアナログディジタル変
換器ＣＡＮとより構成される。このアナログディジタル
変換器は第１段階において速Ｉ！ｉｎ、　Ｆｂで受信す
る信号をサンプリングし、この場合において周波数Ｆ１
及びＦＯを示すサンプルｆを発生する。符号ｎは例えば
４，６又は８に等しい小さな偶数である。実施例の変形
例によると、アナログチェーンのアナログ出力信号はア
ナログディジタル変換器１５に直接伝送される。この場
合はサンプルＸを発生する場合に破１１６により示され
る。ｒｉ字ｑを付した現在のサンプルｆ、ｘ＠に下記の
双対性がある。

ｘｑ−ｓｉｎ（２πｆＱＱ／（ｎＦｂ）　）　　　　　
　　　　（１）周波数ｎ、　Ｆｂのサンプリング信号は
例えば制御マイク０ブ０セツサ６により作成される。試
料ｆ又はＸは次に演算マイクロプロセッサ１７μＰＴＳ
に供給される。復ｇＩ器１４がない場合は、マイクロプ
ロセッサ１７は公知の方法で上記の式（１）により示さ
れるｘ−ｆ変換を実行する。

第２段階において、マイクロプロセッサ１７は１ンベロ
ープ復調を実行し、これらのサンプルがサンプルｆの平
均値を表わす適切な閾値Ｓと比較された後サンプルｆを
ｆｌで表わす２進サンプル１又は０に公知の方法で正規
化する。

例えば米国のテキサスインスツルメント社により製造さ
れたｒＮ８３２０ｃ２５型のマイクロプロセッサ１７は
フレーム開明ＳＴ、すなわちＩＩＪＩＩマイクロプロセ
ッサ６からのパケットクロックも受信する。

マイクロプロセッサ１７のバリアントにより一次プログ
ラミング及び二次プログラミングは後者の出力１８に受
信データビットに応じて再生されたビットの最適順序を
供給すると考えられ、一方力所望の目的は問題の受信し
たビットの中間点に最も近いサンプルｎが各受信したビ
ットを表わすよう選ばれることである。

一次プログラミングは第２図のフローチャートで示され
る。開始ブロック２１の後、シーケンスマトリクス（Ｂ
）はブロック２２で形成され、咳マトリクス〔８〕は（
ｎ＋１）行（相打１シーケンス）及びＭ列を有する。こ
こで、Ｍはパケットの３１！続ビツトのある数及び長さ
が短かい場合、パケットの全てのビットを表わす。数列
マトリクスは下記の特別な形式でシーケンスメモリーに
蓄積することからなるニ ジ−ケンスメモリーの読出しアドレッシングは単一行の
要素を時間的の順序で抽出するよう工夫されている。

一つの列とｎ行を有するトランジションマトリクスと呼
ばれる下記に示すマトリクス（Ｔ）はマトリクス（Ｂ）
から得られ、ブロック２３で、ト例えばマトリクスＴの
ｔｌはＭピット周期中に受信された信号の検出されたｎ
個のトランジションを表わす０及びＭ間の整数であり、
これらのトランジションは未知のシフトτ１で検出され
、受信ビット周期の開始を示す瞬間に関して同じである
。

ブロック２４で、次にマトリクスＴの各半分、すなわち
（Ｔ）の上半分用の上側重心ｍ１及び（Ｔ）の下半分用
の上側重心ｍ１に関連した重心の計算が実行される。

ｉ・１ ｔ＝１ ｉ−ｎ／２◆１　　　　　　　　　１−１１／２＋１こ
こでｉは１からｎに変わる行指数。上記の場合、これは
下記になる： ｍｌ＝Ｍ／Ｑ１ １２＝Ｐ２／Ｑ２ ７０ツク２５で、下記のテストが順次になされる： 量２−ａｌ〈ｎ／２ 肯定（Ｙ）である場合、それはトランジションの大部分
が７トリクスの中心でグループ化され、異なる様にワー
ド化されることを意味し、ビットのトランジションは略
ランクｎ／２になり、下記の重心の単純計算がブロック
２６で終了される：層−膳ＩＱ１４１２０２／Ｑｌ÷０
２ 数ｍｌ、ｍ２．ｍは略整数でないことがｉ＊ｍされる。

重心ｍは次から１ビツトの周ｉＩ離すトランジション時
点に最も近いシーケンスのポインタである。

他方、１２−１≧ｎ／２（ブロック２５の出力のＮ）の
場合、トランジションは２つの部分に分けられることが
考えられるべきで、これは２つの部分をビット周期の始
めと終りに関連させるトランジションが７トリクスＴで
検出されたことを示す。これらの状況下で、ブロック２
６で実行された重心の計算はビット中央に近い数ｍを得
るので適用可能ではなく、−万全ての場合においてビッ
ト周期の終りが示されるべきである。次に、ブロック２
７で下記の計算を実行する： ｍ＝（ｍｌ＋ｎ）０１４１２０２／Ｑ１＋０２これは、
ｍを法とし、マトリクス（Ｔ）が行の半分に関する回転
に従う事実、及びブロック２６に対応したブロックに等
価な正しい配置が得られる事実に狭める。

ブロック２６又は２７の後、ｍを下記の最も近い整数に
変える丸の計算はブロック２８で実行される： 鵬’−Ｅ（ｉ＋０．５） 表記法Ｅ（１）又は（、）の整数部を意味し、数列の階
数ｊを計算した後、該数列は下記のビット中央とより一
致する。

ｊ！（■’　−ｎ／２　）鳳０ｄｔｌｌＯ−ｎ。

次のブロック２９において、シーケンスＢｊは上記の如
く望ましくは速度Ｆｂでシーケンスメモリーから読まれ
る。

ブロック３０は、次のＭビット用に繰返される１０グラ
ムの終りをマークする。上記のプログラミングは一つの
シーケンスメモリーを０−ドする為最新の正規化された
サンプルを蓄積しそれらをシーケンスの形で蓄積できる
よう別なメモリーの使用を考え、一方別なシーケンスメ
モリーが作動され、その後、その選ばれた数列が読出さ
れる。

これらの全ては平均的コンピュータ専門家の知識内であ
る。

短かいままではあるが、パケット長が、数ダースピット
のオーダである場合、上記のソフトウェア解除を維持し
つつ、ＭｕｍえばＭ＝４に非常に低い値を割当て、繰返
して処理することが有利である。この変数（図示せず）
は受信したビットのパケット（フレーム）を回復する為
下記の演算を実行することからなる。

４つの第１のビットは第２図に関して上記の如く処理さ
れ、１（１）で示された対応する数ｍが蓄積される。４
ビツトの第２のスライスに対し、ブロック２１から２７
の演算は数１１（２）を発生するよう実行される。ｍ２
で示され、４ビツトの第２のスライス用に維持された数
ｍは下記の重心の計算によって得られる： １２−一紅Ｕ」旦１− 数ｍ２は蓄積され、その後ブロック２８及び２９の演算
はｍ２に関して実行される。

４ビツトの多次のスライスに対し、第２のスライスに圓
して述べた演算が繰返される。Ｋのオーダのスライスに
対し、下式が得られる：ｉ＋（Ｋ）は第２５！！ｌのプ
ロツク２１がら２７の演算を実行することにより得られ
た階数にのサブパケット用のｍの値である。

演算は各パケットの最終スライスＬまで繰返される。

この方法で継続した場合、パケットの始めから終りまで
より大きくなるｊの値が得られる。

この変数によって、４ビツトの２５スライスに分けられ
た１００ビツトのパケット（Ｍ−４，Ｌ＝２５、ｎ＝６
）が関連した場合、下記の表にまとめられた結果が得ら
れる： 表の下の矢印は各列の選ばれた値ｊを示す。

第３図の配列は論理演算子、シフトレジスタ及び読み取
り専用メモリー（ＲＯＭ）を基にビット同期を行なわせ
る本発明の実施例である。全てのこれらの関数は単一の
特定な回路内に集積されつる。これは次に演算速度を増
大させそして消費や配列の煩わしさを著しく削減させる
。第３図の配列は望ましくは非常に短かい良さの典型的
に３２ビツトより短かい、例えば１６ビツトのパケット
に用いられる。この場合において、第２図のアルゴリズ
ムはＭ＝１６が用いられる。この適用において、ｎ＝４
を選んだ。

第３図の回路はＦＳＫ復調器で処理された後値０又は１
を有する標準化された（正規化された）サンプルｆを入
力３１で受ける。入力３１は４つの第１のレジスタが１
７．ロケーションの長さ及び最終レジスタが少なくとも
１０ケーシヨンに等しい長さを有する一組の５つのシフ
トレジスタＲ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５に接続される
。サンプルｆは４つのクロックＨ１，Ｈ２，Ｈ３及びＨ
４を用いてデマルチプレックスされる。これらのクロッ
クはそれ自体はシーケンサ３７で発生されるＮｏ−ｎ、
　Ｆｂの周波数のサンプリング信号に応じて、各出力コ
ンダクタ３３，３４，３５．３６の１７４デコーダ３２
により発生される。クロックＨ１からＨ４は時間を１７
ＨＯのサンプル周期でシフトされ、それらの周波数はＦ
ｂに等しい。同じクロックＨ１がＲ１及びＲ５の両方に
供給されることに注目すべきである。レジスタＲ１から
Ｒ４が一杯の場合、マトリクス（Ｂ）の行数列Ｂ１から
Ｂｎ（８４）を構成する。（Ｂ）の行（ｎ＋１）に動的
に対応する数列Ｂ５は−ビット同期だけシフトされたＢ
１のレプリカ、すなわち４７■０である。

２つの連続数列間のトランジションの検出は対の要素で
各排他的論理和ゲート３８．３９．４１゜４２によりな
され、それらの２つの入力はレジスタＲ５（第１０ケー
シヨンの出力）を除く同じ階数（例えば第２０ケージ〕
ンの出力）を有するシフトレジスタの２つの並行出力に
接続される。各ゲート３８から４２の出力は各検出され
た１−ランジシコン用に１つ増された各カウンタ４３，
４４゜４５．４６に接続される。カウンタ４３から４６
の出力ビットの数は６０ビツトのメツセージに関して可
能なトランジションの数により決められる。

１６ビツトの各パケットの終りに、カウンタ４３から４
６はトランジションマトリクス（Ｔ）でそれら自身を識
別し、この場合において４つのコンダクタ４７．４８．
４９及び５０を有する多重出力に、それらは読み取り専
用メモリー５２用のアドレス配置を作成する。出力コン
ダクタの数を決める各カウンタの出力ビットの最大数は
１６ビツトより一般的にＭピットのメツセージに圓する
可能なトランジションの最大数により決められる。

メモリー５２の各ロケーションはレジスタＲ１からＲ４
の内容から選ばれるべき数列数を永久的に含む。メモリ
ーに履き込まれる前に、この数（ｊ＞は第２図の）０−
チャートにより決められたアルゴリズムを考慮されたメ
モリーロケーションのアドレス配置に適用することによ
り決定される。メモリーへのこの書込みは２１Ｇ（６４
Ｋ）ロケーション及びより一般に２Ｍロケーションを有
するメモリーの使用を例えば必要とする全ての可能なア
ドレス配置に影響される。例えば６４にバイトを有する
ＲＯＭが選ばれる。かく選ばれた最適数列数（階数）ｊ
は次に平均的コンピュータ専門家の知識内にある同じ階
数を有するレジスタからピットを抽出するのに用いられ
る。所望の解答はレジスタＲ１からＲ４の一つからピッ
トを抽出するようあられされ、例えば第１図の制御マイ
クロプロセッサ６からフレーム同期を入力５１に受ける
シーケンサ３７は、コンダクタ　５３に亘るそれらのア
ドレス出力４７から５０を介してそれらのビットコード
化した内容を伝送し、それらが零にリセットされるよう
にする短期間パルスＩＣをパケット（フレーム）の終り
の直後にカウンタへ伝送する。１ビット周期のオーダの
短期間１Ｍパルスは次にシーケンサ３７のコンダクタ５
４を介してメモリー５２の出力のｌｌｌ大入力伝送され
る。全パルス周期ＩＭ中、コンダクタ４７から５０に関
してアドレスすることにより選ばれたメモリーロケーシ
ョンの内容ｊは下記の方法で読まれる：メモリー５２は
ｎ個の出力Ｄ１からＯｎからなり、これらの出力のうら
、出力Ｄｊのみが能動化され、すなわち１にセットされ
、しかるに別な出力は非作動のままで、すなわち状態Ｏ
のままである。これらの各出力はコンダクタ６１にパル
スＩＭの期間用にＭクロックピットを発生するシーケン
サ３７から早いりＯツク信号ＨＲを第２の入力を介して
受信する第３図のＡＮＤゲート５５．５６゜５７．５８
に接続される。この周Ｗ４ＩＭ中、ＡＮＤゲート５５か
ら５８の出力Ｖ１．Ｖ２．Ｖ３゜■４の一つ、出力Ｖ」
で唯一のこの出力は対応するレジスタＲｊに伝送される
早いクロック信号Ｈ′　ｊを発生し、しかるにレジスタ
１１１．・・・、　Ｒｎの対応するクロック入力に接続
されたＶｊ以外の出力Ｖｌ、・・・、ｖｎは状ＳＯのま
まである。シフトレジスタＲｊの１６個（Ｍ）の最終ロ
ケーションは共通直列出力コンダクタ６２に到達した時
間順に、その周波数は例えば基準りｑツク発生器６２の
周波数Ｈｒｅｒ＝３２（ｎ、　Ｆｂ）に等しい早いクロ
ックレートＨＲで読出される。コンダクタ３３から３６
に亘るクロック変化は例えばデコーダ３２をパルス■Ｍ
の期間用高インピーダンス状態にするか又はこれらのコ
ンダクタがこの期間用の開放トランジスタのコレクター
に接続され、一方クロックＨＯが２つの順次のフレーム
間で伝送されない事実によってなされる。パルスＩＣの
始め及びパルスＩＭの終り園を過ぎる時間の周期は２つ
の連続パケットを分けるガード時間（−ピット周期より
長い）内に含まれる。

【図面の簡単な説明】

第１図は管理マイクロプロセッサ及び計算マイクロプロ
セッサからなる公知のスーパーヘテロダイン受信器の系
統図、 第２図は本発明によるＭ連続データビット用の最適数列
Ｂｊを決める計算マイクロプロセッサのプログラミング
フローチャート図、 第３図は本発明によるＦＳＫ信号ピット同期配置のブロ
ック系統図である。 １・・・アンテナ、２．７．１２・・・帯域フィルタ、
３．８．１３・・・増幅器、４．９・・・ミキサ、５・
・・周波数シンセサイザ、６・・・制御マイクロプロセ
ッサ、１１・・・発振器、１４・・・ＩＩ調器、１５・
・・アナログディジタル変換器、１６・・・破線、１７
・・・計算マイクロプロセッサ、１８・・・出力、２１
，２２゜２３．２４．２５．２６，２７．２８．２９゜
３０・・・ブロック、３１・・・入力、３２・・・デコ
ーダ、３３．３４．３５．３６・・・出力コンダクタ、
３７・・・シーケンサ、３８，３９，４１．４２・・・
排他的論理和ゲート、４３．４４，４５．４６・・・カ
ウンタ、４７．４８，４９．５０．５３，５４．６１・
・・コンダクタ、５１・・・入力、５２・・・メモリー
５５．５６．５７．５８・・・ＡＮＤゲート、６２・・
・参照クロック発生器、ＤＩ、Ｄ２．Ｄ３．Ｄ４・・・
出力、ｆ−・・サンプル、ＦＳＫ・・・周波数偏移キー
イング、Ｈｌ、Ｈ２，Ｈ３，Ｈ４，ＨＯ，ＨＲ・・・り
０ツク、ＩＣ，ＩＭ・・・パルス、Ｒ１，Ｒ２，Ｒ３゜
Ｒ４，Ｒ５・・・シフトレジスタ、ＳＮ・・・信号、Ｓ
Ｔ・・・フレーム同期、Ｖｌ、Ｖ２．Ｖ３．Ｖ４・・・
出力。

Claims (6)

【特許請求の範囲】
1. （１）パルス列をレートｎ．Ｆｂ（但しｎは小さい偶数
   の整数）でサンプリングする第１の段階と、各サンプル
   を所定の閾値Ｓと比較することにより得られたサンプル
   ｘ又は後者から得られたサンプルｆを二進値１又は０に
   正規化することからなる第２の段階とからなり、ディジ
   タル情報を運ぶ所定の短かい長さを有し、ビットクロッ
   クに関連した非同期方法で速度Ｆｂで受信され、二進状
   態間に検出可能なトランジシヨンを示す二進パルスのパ
   ケット用の受信器におけるビット同期方法であつて更に
   下記の段階：即ちａ）（ｎ＋１）行及びＭ列を有する下
   記のシーケンスマトリクス〔Ｂ〕により正規化されたＭ
   （ｎ＋１）サンプルの各ビット列に属するＭ個の順次の
   ビットに亘って蓄積し： ▲数式、化学式、表等があります▼ （ｂ）ｎ行を有する下記のトランジシヨン列マトリクス
   Ｔを決め、そして蓄積し： ▲数式、化学式、表等があります▼ ここで■は排他的論理和を示す： ｃ）マトリクス〔Ｔ〕から得られた下記の２つの重心数
   ｍ１、ｍ２を計算し、 ｍ１＝Ｐ１／Ｑ１ ｍ２＝Ｐ２／Ｑ２ ここで、 ▲数式、化学式、表等があります▼▲数式、化学式、表
   等があります▼ ▲数式、化学式、表等があります▼▲数式、化学式、表
   等があります▼ ｉは１からｎに変化する： ｄ）数ｍ１、ｍ２及びマトリクス〔Ｔ〕から得られた下
   記の数ｍを計算し； ｍ＝ｍ１Ｑ１＋ｍ２Ｑ２／Ｑ１＋Ｑ２　ｍ２−ｍ１＜ｎ
   ／２の場合：ｍ＝（ｍ１＋ｎ）Ｑ１＋ｍ２Ｑ２／Ｑ１＋
   Ｑ２　ｍ２−ｍ１ｎ／２の場合：ｅ）数ｍから得られた
   下記の整数ｍ′を計算し：ｍ′＝Ｅ（ｍ＋０．５） ｆ）１からｍの間で数ｍ′及びｎから得られた下記の整
   数ｊを計算し： ｊ＝（ｍ′−ｎ／２）ｍｏｄｕ１ｏ−ｎ ｇ）各パケット又は受信した二進パルスの各サブパケッ
   トの該Ｍビットの最適シーケンスとしてシーケンスＢｊ
   を選択する、段階を含むことを特徴とするビット周期方
   法。
2. （２）数ｍは二進パルスのパケットの長さを構成するビ
   ットの数のサブ多重であり、後者は長さＭを有するＬ個
   の順次のサブパケットにより構成され、階数Ｋ（ここで
   Ｋは各サブパケットに対し時間的に１からＬに変わる）
   のサブパケットに関連したシーケンスＢｊ＿Ｋが下記の
   段階；即ち ｈ）下記の数ｍ＿Ｋを計算し、蓄積し： ｍ＿Ｋ＝（Ｋ−１）＿ｍＫ−１＋ｍ（Ｋ）／Ｋここでｍ
   （Ｋ）は該段階ａ）からｄ）を実行することにより得ら
   れた階数Ｋのサブパケット用のｍの値であり、 ｉ）数ｍ＿Ｋが数ｍで置き換えられる該段階ｅ）からｆ
   ）を実行することによりｊ＿Ｋを計算し、ｊ）Ｋの各値
   に対して、階数ＫのサブパケットのＭビットの最適シー
   ケンスとしてシーケンスＢｊ＿Ｋを選択する、段階を実
   行することにより反復して得られることを特徴とする請
   求項１記載のビット同期方法。
3. （３）最終ミキサの出力で得られた中間周波数信号Ｆｉ
   が第１の段階においてサンプルｘを発生する為、速度ｎ
   ．Ｆｂでサンプルされることによってディジタル周波数
   シフトキードされた伝送（ＦＳＫ）中、速度Ｆｂで固定
   の所定の短かい長さの二進パルスのパケット（又はフレ
   ーム）を受信し、その後該サンプルｘ（ｆ）は各受信さ
   れた１又は０ビツトの特性周波数を表わすその瞬時逆関
   数ｆ（ｘ）に変換され、その後該サンプルｆ（ｘ）は二
   進値１又は０に分類されるホモダイン又はヘテロダイン
   受信器における請求項１又は２記載のビット同期方法。
4. （４）Ｍは二進パルスの各受信されたパケットのビット
   の数に等しく、該配置は、該サンプルｘを該速度ｎ．Ｆ
   ｂで形成するアナログディジタル変換器からなり、該配
   置は、制御マイクロプロセッサ及び計算マイクロプロセ
   ッサからなり、制御マイクロプロセッサは、フレーム同
   期信号を計算マイクロプロセッサに供給するようプログ
   ラム化され、該計算マイクロプロセッサはサンプルを分
   類された二進値１又は０に変換する該第２の段階を実行
   し、段階ａ）からｇ）を実行し、二進パルスの各パケッ
   トの該Ｍビットの最適シーケンスを速度Ｆｂで出力して
   発生するようプログラム化されることを特徴とする請求
   項１及び３の組合せで請求した方法を実施する受信器の
   ビット同期配置。
5. （５）Ｍは各Ｌサブパケットのビットの数に等しく、該
   配置は該サンプルｘを速度ｎ．Ｆｂで形成するアナログ
   ディジタル変換器からなり、該配置は、制御マイクロプ
   ロセッサ及び計算マイクロプロセッサからなり、制御マ
   イクロプロセッサはフレーム同期信号を計算マイクロプ
   ロセッサに供給するようプログラム化され、該計算マイ
   クロプロセッサはサンプルを二進値１又は０に分類する
   該第１の段階を実行し、各サブパケット用に該段階ａ）
   からｄ）、ｈ）からｊ）を実行し、そして、二進パルス
   の各サブパケットの該Ｍビットの最適シーケンスを速度
   Ｆｂで出力に発生するようプログラム化されることを特
   徴とする請求項１、２及び３の組合せで請求した方法を
   実施する受信器のビット同期配置。
6. （６）Ｍは二進パルスの各受信されたパケットのビット
   の数に等しく、該配置は下記のカスケード接続： −ディジタル周波数シフトキーイング（ＦＳＫ）信号復
   調器と、 −夫々受信された１ビット及び０ビットの特性周波数を
   表わすサンプルｆを発生するため速度ｎ．Ｆｂで作動す
   るサンプリング手段と、 −サンプルｆを二進値１又は０に正規化する正規化する
   正規化手段と、 からなり、 −更にｎ個の最初のレジスタが正規化されたサンプルの
   該ｎ個のシーケンスＢ１，Ｂ２，・・・，Ｂｎを受信す
   るよう（Ｍ＋１）ビットロケーションの長さを有し、そ
   の最終のレジスタが少なくとも１ビットに等しい長さを
   有する（ｎ＋１）シフトレジスタＲ１，Ｒ２，・・・，
   Ｒｎ，Ｒｎ＋１と、−隣るレジスタの各対用の該（ｎ＋
   １）シフトレジスタの入力サンプルを対で受信する２つ
   の入力を有するｎ個の排他的論理和ゲートと、−ｎ個の
   排他的論理和ゲートの各出力信号を各受信するｎ個のカ
   ウンターと、 ｎ個の出力Ｄ１，Ｄ２，・・・，Ｄｎからなり、該トラ
   ンジシヨンマトリクス（Ｔ）で自身を識別する各アドレ
   ス構成は該段階ｃ）からｆ）によって以前に計算された
   数ｊを含むロケーションをアドレスするよう特別な回路
   として以前にプログラム化され、そして、唯一の出力Ｄ
   ｊがこのロケーションの特別な内容の結果としての該命
   令中能動化されるような方法でカウンタの内容によりア
   ドレスされたランダムアクセスメモリーと、−Ｍビット
   の２つの順次パケットを分けるガード時間中早い速度で
   、各受信されたビットパルスパケットの該Ｍビットの最
   適シーケンスとしてレジスタＲｊ内に含まれたビットを
   出力Ｄｊの能動化の結果として抽出する抽出手段、 とよりなることを特徴とする請求項１及び３の組合せで
   請求した方法を実施する受信器のビット同期配置。