JPH02246536A - データ多重回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 １つのデータがｎビットよりなる、Ｎ個の並列データを
多重するデータ多重回路に関し、書き込み用と読み出し
用の２つのレジスタファイルをもたせることにより、高
速動作可能で、単純な構成のデータ多重回路を提供する
ことを目的とし、 入力されたｎビット構成の、Ｎ個の並列データを順次書
き込む第１の記憶手段と、第１の記憶手段に書き込まれ
たｎビット構成の、Ｎ個並列の全データを、同時にロー
ドした後、順次出力する第２の記憶手段とを備え構成す
る。

〔産業上の利用分野〕

本発明は、１つのデータがｎビットよりなる、Ｎ個の並
列データを多重するデータ多重回路に関する。

ディジタル通信において、複数の端末より発生するディ
ジタル信号をビットを単位として多重するビット多重方
式と、複数の端末より発生ずるディジタル信号をｎビッ
ト単位で多重する多重方式とがある。

一般的に、ｎビット単位でデータを多重する多重方式と
しては、８ビット単位で多重するバイト多重方式が広く
用いられている。

バイト多重方式はディジタル信号をバイトを単位として
処理するので、端末よりのディジタル信号が８ビット単
位で処理できるときには、高い効率を得ることができる
多重方式である。

このような、ｎビットよりなるＮ個の並列データを多重
し、伝送路に送出するデータ多重回路は高速動作可能で
単純な構成の回路が要望されている。

〔従来例の技術〕

第５図は従来例を説明するブロック図、第６図はバイト
多重を説明する図である。

第５図、第６図ともにｎ＝８のバイト多重を例として説
明する。

第６図はバイト多重の説明図であり、図において、入力
信号として、８ビツトよりなる入力並列データ１（Ｑｌ
ｌ〜Ｑ１８）〜入力並列データＮ（ＱＮＩ〜ＱＮ８）が
入力される。

これを伝送路上に送出するために、バイト単位で多重化
した信号が出力直列データに示す信号であり、最初に入
力並列データ１の第１ビツトから。

第８ビツトまでが順に並び、次に入力並列データ２の第
１ビツトから第８ビツトまでが並び、以下、次の入力並
列データの第１ビツトから第８ビツトまでが順に並び、
最後に入力並列データＮの第１ビツトから第８ビツトま
でが並ぶ。

（ｎビット構成のデータを多重するときも、動作原理は
同じである。） 第５図は、このようなバイト多重を行う従来例のブロッ
ク図を示す。

第５図の例は、８ビツトの入力並列データ１を書き込む
８個のフリップフロップ回路（以下ＦＦ回路と称する）
ＦＦＩＩ〜ＦＦ１８よりなる記憶回路１１Ａ、以下入力
並列データＮを書き込むＦＦＮＩ〜ＦＦＮＢよりなる記
憶回路１ＮＡと、入力並列データ１〜Ｎを記憶回路１１
Ａ〜１ＮＡに書き込むためのタイミングパルスを発生す
るタイミングパルス発生回路２１Ａと、 記憶回路１１Ａ〜１ＮＡに書き込まれた入力並列データ
１〜Ｎを読み出す順序を指定するセレクタ３１Ａと、 セレクタ３１Ａが、記憶回路１１Ａ〜１ＮＡに書き込ま
れたデータを、読み出すためのタイミングパルスを発生
するタイミングパルス発生回路２１Ｂとを具備している
。

上述の従来例は、入力並列データ１〜Ｎがあり、それぞ
れが８ビツト（１バイト）よりなっている。

入力並列データ１〜Ｎが記憶回路１１Ａ〜１ＮＡの入力
端子にそれぞれ接続され、第１の書き込みタイミングパ
ルスが入力されると、入力並列データ１−Ｎのそれぞれ
の第１ビツトが記憶回路１１Ａ〜１ＮＡのそれぞれ左端
ＯＦＦ回路に書き込まれる。

ついで、第２のタイミングパルスが入力されると、既に
書き込まれている第１ビツトのデータは、それぞれ１つ
右ＯＦＦ回路にシフトされると同時に、入力並列データ
の第２ビツトが左端ＯＦＦ回路にそれぞれ書き込まれる
。

以下同様な動作を繰り返し、８ビツトの入力並列データ
を、それぞれ記憶回路１１Ａ〜１ＮＡに書き込む。

書き込まれた８ビツトよりなる入力並列データをバイト
多重データとして読み出すために、セレクタ３１Ａによ
り、記憶回路１１Ａを最初に指定し、読み出しタイミン
グパルスが入力される毎に、第１ビツトから第８ビツト
までを順次読み出す。

次に、セレクタ３１Ａは記憶回路１２Ａを指定し、第１
ビツトから第８ビツトまでを読み出し、以下同様読み出
し、最後に記憶回路１ＮＡの第１ビツトから第８ビツト
でを読み出す。

このような動作により、第６図に示す出力直列データを
得ることができる。

日月 〔発生が解決しようとする課題〕 上述の従来例では、Ｎ並列のデータを一度８並列のデー
タに変換したあと、並列データ／直列データ変換してい
る。ここで使用するタイミングパルスは非同期であるた
め、タイミングパルスの周波数が高くなると使用できな
くなる。またバイト多重するために２ステツプをかけて
いるため回路が複雑になる。

本発明は、書き込み用と読み出し用の２つのレジスタフ
ァイルをもたせることにより、高速動作可能で、単純な
構成のバイト多重回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す原理ブロック図中の１１〜１Ｎは、それぞ
れがｎビットよりなる入力並列データ１〜Ｎを順次書き
込む第１の記憶手段であり、２１〜２Ｎは、第１の記憶
手段１１〜１Ｎに書き込まれているｎビットよりなるＮ
並列データを、全ビット同時にロードした後、出力する
第２の記憶手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。

〔作　用〕

入力並列データ１〜Ｎがそれぞれ第１の記憶手段１１〜
１Ｎの入力端子に接続されている。

ここで、クロックが入力されると、入力並列データ１〜
Ｎのそれぞれの第１ビツトから第ｎビットまでを、順次
、第１の記憶手段１１〜１Ｎに書き込む。

次に、指定のタイミングで、第１の記憶手段１１〜１Ｎ
の内容を全ビット同時に、第２の記憶手段２１°〜２Ｎ
にロードする。

次いで、第２の記憶手段２１〜２Ｎの内容を、第２の記
憶手段２１の出力端子より、読み出すことにより多重デ
ータをとりだすことが可能になる。

〔実施例〕

以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。説明はｎ＝８のバイト多重の例で行
う。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における読み出し用レジスタへのデータ
のロードを説明する図、第４図は本発明の実施例におけ
る読み出し用レジスタからのデータの読み出しを説明す
る図をそれぞれ示す。

なお、全図を通じて同一符号は同一対象物を示す。

第２図に示す本発明の実施例は第１図で説明した第１の
記憶手段１１〜１Ｎとして、書き込み用の４ビツトのシ
フトレジスタ１１１．１１２〜１Ｎｌ、１Ｎ２、 第２の記憶手段２１〜２Ｎとして、読み出し用の４ビツ
トのシフトレジスタ２１１．２１２〜２Ｎ１．２Ｎ２か
ら構成した例である。（本実施例においては４ビツトの
シフトレジスタを使用している。したがって、８ビツト
の入力並列データｌ〜Ｎを書き込むために、４ビツトの
シフトレジスタ２個を直列に接続して使用している。）
書き込みの動作は第５図の従来例で説明したのと同じ動
作であり、書き込みクロックの入力毎に入力並列データ
１〜Ｎを１ビツトづつ順次書き込み、８ビット書き込ん
だところで書き込み動作は終了する。

ついで、第３図に示すように書き込み用のシフトレジス
タ１１１．１１２〜１ＮＩ、１Ｎ２の内容を、読み出し
用のシフトレジスタ２１１．２１２〜２Ｎ１．２Ｎ２に
ロードする。図に示す矢印はデータのロードを示してお
り、全データ同時にロードする。

第４図は読み出し用レジスタからのデータの読み出しを
説明する図であり、読み出し用レジスタ２１１の入力端
子は読み出し用レジスタ２２２の出力端子に接続されて
おり、以下同様に、読み出し用レジスタ２２１の入力端
子は読み出し用レジスタ２３２の出力端子に接続されて
おり、以下同様に接続されている。

ここで、読み出しクロックにより第１番目のデータを読
み出す。読み出しと同時に、読み出し用レジスタ２１１
〜２Ｎ２に書き込まれている全てのデータは、順に右側
に１ビツトシフトされ、左端にある入力並列データ１〜
Ｎのそれぞれの第１ビツトのデータは、１ビツトシフト
され、１段上のシフトレジスタの第８ビツトのデータに
なる。

以下、読み出しクロックの到来毎にデータを１ビツトず
つ読み出すことにより、バイト多重したデータを得るこ
とができる。

図における矢印は、データを読み出す毎に、シフトレジ
スタに書き込まれているデータが１ビツトずつ、シフト
される状況を示している。

上記の動作でシフトレジスタ１１１〜１Ｎ２および２１
１〜２Ｎ２の動作はクロックに同期させているので、高
速動作が可能となり、かつシフトレジスタで構成してい
るので、回路の構成も単純になる。

〔発明の効果〕

以上のような、本発明によれば、単純な回路構成で、高
速まで安定に動作することが可能なデータ多重回路を提
供することができる。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における読み出し用レジスタへのデータ
のロードを説明する図、第４図は本発明の実施例におけ
る読み出し用レジスタからのデータの読み出しを説明す
る図、第５図は従来例を説明するブロック図、第６図は
バイト多重を説明する図、 をそれぞれ示す。

図において、 １１〜１Ｎは第１の記憶手段、 １１Ａ〜１ＮＡは記憶回路、 ２１〜２Ｎは第２の記憶手段、 ２１Ａ、２１Ｂはタイミングパルス発生回路、３１Ａは
セレクタ、 １１１〜１Ｎ２．２１１〜２Ｎ２はシフトレジスタ、

【図面の簡単な説明】 第１図は本発明の詳細な説明するブロック図、本発明の
詳細な説明するブロック図 １１図 本発明の詳細な説明するブロック図 ３４２図 本発明の実施例における 読み出し用レジスタへのデータのロードを説明する図従
来例を説明するブロック図 第５図 ？ データの読み出しを説明する図 バイト多重を説明する図 第６図 ？

Claims (1)

1. 【特許請求の範囲】 １つのデータがｎビットよりなる、Ｎ個の並列データを
   多重する回路であって、 入力されたｎビット構成の、Ｎ個の並列データを順次書
   き込む第１の記憶手段（１１〜１Ｎ）と、前記第１の記
   憶手段（１１〜１Ｎ）に書き込まれたｎビット構成の、
   Ｎ個並列の全データを、同時にロードした後、順次出力
   する第２の記憶手段（２１〜２Ｎ）とを備えたことを特
   徴とするデータ多重回路。