JPH02239666A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH02239666A JPH02239666A JP6160389A JP6160389A JPH02239666A JP H02239666 A JPH02239666 A JP H02239666A JP 6160389 A JP6160389 A JP 6160389A JP 6160389 A JP6160389 A JP 6160389A JP H02239666 A JPH02239666 A JP H02239666A
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は化合物半導体を基板とするＭＯＳ型電界効果ト
ランジスタ（以下ＭＯＳＦＥＴと記す）の製造方法に関
し、特にＩｎＰ単結晶およびその三元、四元混晶の基板
上にＭＯＳＦＥＴを形成する場合に利用して最も効果の
ある技術に関する。
ランジスタ（以下ＭＯＳＦＥＴと記す）の製造方法に関
し、特にＩｎＰ単結晶およびその三元、四元混晶の基板
上にＭＯＳＦＥＴを形成する場合に利用して最も効果の
ある技術に関する。
［従来の技術］
ＧａＡｓ，ＩｎＰなどの化合物半導体は電子の移動度が
Ｓｉよりも高く，また耐放射線性、耐熱性などに優れ、
Ｓｉに代わる高周波、高速の電子デバイスとしてその将
来性が見込まれ、数多くの研究がなされてきたが，界面
準位密度の小さな安定な酸化膜が得られないためＭＯＳ
ＦＥＴはまだ実用化されるに至っていない。そこで、Ｇ
ａＡｓにおいては，ショットキー電極を用いたＭＥＳＦ
ＥＴが実用化され、ディスクリートの高周波ＦＥＴや、
小規模のディジタルＩＣが実用化されている。しかし．
ＧａＡｓＭＥＳＦＥＴはショッ１−キー障壁電位が小さ
いために、論理振幅が大きくとれず，大規模のディジタ
ルＩＣを高歩留りで製造することができないという欠点
を有している。
Ｓｉよりも高く，また耐放射線性、耐熱性などに優れ、
Ｓｉに代わる高周波、高速の電子デバイスとしてその将
来性が見込まれ、数多くの研究がなされてきたが，界面
準位密度の小さな安定な酸化膜が得られないためＭＯＳ
ＦＥＴはまだ実用化されるに至っていない。そこで、Ｇ
ａＡｓにおいては，ショットキー電極を用いたＭＥＳＦ
ＥＴが実用化され、ディスクリートの高周波ＦＥＴや、
小規模のディジタルＩＣが実用化されている。しかし．
ＧａＡｓＭＥＳＦＥＴはショッ１−キー障壁電位が小さ
いために、論理振幅が大きくとれず，大規模のディジタ
ルＩＣを高歩留りで製造することができないという欠点
を有している。
一方、Ｇ ａ Ａ ｓに比べて更に論理振幅が小さいＭ
ＥＳＦＥＴＬかできないＩｎＰについては，熱酸化法、
陽極酸化法，プラズマ酸化法などによりＭＯＳＦＥＴを
作る努力がされてきたが，いずれも酸化膜の組成が不均
一となり、絶縁性が悪く，良好なＭＯＳＦＥＴが実現で
きず実用化されるには至っていない。このようなＭＯＳ
ＦＥＴに代わる方法として、Ｓｉｎ，，ＳｉＮｘ，ＡＩ
２，０，，ＰＨのような絶縁膜をＣＶＤ法、プラズマＣ
ＶＤ法、光励起ＣＶＤ法、スパッタ法，蒸着法，スピン
オン法などにより低温堆積させるＭＩＳＦＥＴの研究が
数多くなされてきた。
ＥＳＦＥＴＬかできないＩｎＰについては，熱酸化法、
陽極酸化法，プラズマ酸化法などによりＭＯＳＦＥＴを
作る努力がされてきたが，いずれも酸化膜の組成が不均
一となり、絶縁性が悪く，良好なＭＯＳＦＥＴが実現で
きず実用化されるには至っていない。このようなＭＯＳ
ＦＥＴに代わる方法として、Ｓｉｎ，，ＳｉＮｘ，ＡＩ
２，０，，ＰＨのような絶縁膜をＣＶＤ法、プラズマＣ
ＶＤ法、光励起ＣＶＤ法、スパッタ法，蒸着法，スピン
オン法などにより低温堆積させるＭＩＳＦＥＴの研究が
数多くなされてきた。
［発明が解決しようとする課題］
しかしながら、上記方法により製造されたＭＩＳＦＥＴ
はいずれもドレイン電流がドリフトするという電子デバ
イスとしては致命的な欠点を有しており、実用化される
には至っていない．ところでさきに述べたように、化合
物半導体においてはＭＯＳＦＥＴが実用化されていない
が、その原因は酸化膜の組成が不均一となることである
． 例えばＩｎＰの場合、酸素中で熱酸化させると当初はＩ
ｎＰＯ４が２０人ほど成長するが，その後は、ＩｎＰＯ
４膜の外側にＩｎ２０．膜が、また？ｎＰとＩｎＰＯ４
の界面にはＰが析出することが知られている。このよう
な現象は陽極酸化や、プラズマ酸化などのいずれの方法
であっても起こり、均一で良質な酸化膜が得られない原
因となっている。
はいずれもドレイン電流がドリフトするという電子デバ
イスとしては致命的な欠点を有しており、実用化される
には至っていない．ところでさきに述べたように、化合
物半導体においてはＭＯＳＦＥＴが実用化されていない
が、その原因は酸化膜の組成が不均一となることである
． 例えばＩｎＰの場合、酸素中で熱酸化させると当初はＩ
ｎＰＯ４が２０人ほど成長するが，その後は、ＩｎＰＯ
４膜の外側にＩｎ２０．膜が、また？ｎＰとＩｎＰＯ４
の界面にはＰが析出することが知られている。このよう
な現象は陽極酸化や、プラズマ酸化などのいずれの方法
であっても起こり、均一で良質な酸化膜が得られない原
因となっている。
このように、熱酸化によっては良質な絶縁膜ができにく
いために、先に述べたような種々の低温堆積法が研究さ
れているわけであるが、堆積法では化合物半導体基板の
表面上に別の系の物質を堆積させるために、絶縁膜と化
合物半導体基板の界面で格子不整合が起こる他、表面の
欠陥，汚れなどにより、界面には多くの界面準位が形成
されーやすく，これによってドレイン電流がドリフトを
起こすという問題点がある． この発明の目的は．ＩｎＰ系の化合物半導体基板におい
て界面準位密度が小さく安定かつ特性の均一な酸化膜を
有するＭＯＳＦＥＴを形成する技術を提供することにあ
る。
いために、先に述べたような種々の低温堆積法が研究さ
れているわけであるが、堆積法では化合物半導体基板の
表面上に別の系の物質を堆積させるために、絶縁膜と化
合物半導体基板の界面で格子不整合が起こる他、表面の
欠陥，汚れなどにより、界面には多くの界面準位が形成
されーやすく，これによってドレイン電流がドリフトを
起こすという問題点がある． この発明の目的は．ＩｎＰ系の化合物半導体基板におい
て界面準位密度が小さく安定かつ特性の均一な酸化膜を
有するＭＯＳＦＥＴを形成する技術を提供することにあ
る。
［課題を解決するための手段］
Ｓｉ基板上のＭＯＳＦＥＴにおいては，ＳｉＯ■の酸化
膜を形成する際、Ｓｉ／Ｓｉｎ．界面はもともとのＳｉ
基板の表面ではなく、酸化に伴って酸素が酸化膜を拡散
してＳｉと反応するために、界面は結晶内部に形成され
る。このため、基板表面の欠陥などに影響されない低界
面準位密度が実現できそれゆえにＳｉ基板ではＭＯＳＦ
ＥＴが実用化されて′いる。
膜を形成する際、Ｓｉ／Ｓｉｎ．界面はもともとのＳｉ
基板の表面ではなく、酸化に伴って酸素が酸化膜を拡散
してＳｉと反応するために、界面は結晶内部に形成され
る。このため、基板表面の欠陥などに影響されない低界
面準位密度が実現できそれゆえにＳｉ基板ではＭＯＳＦ
ＥＴが実用化されて′いる。
以上の点を総合的に検討すると、化合物半導体のＦＥＴ
を実現するためには、熱酸化膜を絶縁膜とするＭＯＳＦ
ＥＴが最も良い方法と考えられる．ところで、熱酸化膜
を用いたＩｎＰのＭＯＳデバイスに関しては酸素中での
熱酸化の他、高圧酸素中での熱酸化、Ｐ２０，蒸気中で
の熱酸化、ＨＮＯ３溶液中での酸化、Ｐ２０，を蒸着さ
せた後，これを加熱して酸化させる方法など、従来いく
つかの方法が検討されてきたがいずれも不十分なもので
あり．ＭＯＳＦＥＴは実用化されるに至っていない．そ
の原因としては、酸化膜の組成が不均一となり，一部で
絶縁性の悪い酸化物が形成されているとの結論に達した
。
を実現するためには、熱酸化膜を絶縁膜とするＭＯＳＦ
ＥＴが最も良い方法と考えられる．ところで、熱酸化膜
を用いたＩｎＰのＭＯＳデバイスに関しては酸素中での
熱酸化の他、高圧酸素中での熱酸化、Ｐ２０，蒸気中で
の熱酸化、ＨＮＯ３溶液中での酸化、Ｐ２０，を蒸着さ
せた後，これを加熱して酸化させる方法など、従来いく
つかの方法が検討されてきたがいずれも不十分なもので
あり．ＭＯＳＦＥＴは実用化されるに至っていない．そ
の原因としては、酸化膜の組成が不均一となり，一部で
絶縁性の悪い酸化物が形成されているとの結論に達した
。
そこで本発明は、真空石英アンプル中にＰ２０５と酸素
ガスを入れて、ｐ２ｏ，および酸素ガスの雰囲気中でＩ
ｎＰを酸化させる。また酸化膜の質を更に向上させるた
めに、Ｐ，０，と酸素ガスの他にＰを石英アンプル中に
入れる方法を提案するものである。
ガスを入れて、ｐ２ｏ，および酸素ガスの雰囲気中でＩ
ｎＰを酸化させる。また酸化膜の質を更に向上させるた
めに、Ｐ，０，と酸素ガスの他にＰを石英アンプル中に
入れる方法を提案するものである。
なお，酸化膜形成後には、膜を安定化させるために空気
中，窒素中、水素中、不活性ガス中、真空中などで熱処
理することはいうまでもない。
中，窒素中、水素中、不活性ガス中、真空中などで熱処
理することはいうまでもない。
［作用］
上記した手段によれば、アンプル中に予めＰ，Ｏ，と酸
素ガスを入れているため、酸化膜の成長に伴って酸化膜
の表面がＩｎリッチとなるのに対して表面側からリンを
補充し、リン不足になることがなくなって，均一な酸化
膜が成長し，かつ酸化膜成長に伴ってもとの基板表面が
酸化膜中に取り込まれ、界面準位密度の小さな酸化膜が
得られるようになる。
素ガスを入れているため、酸化膜の成長に伴って酸化膜
の表面がＩｎリッチとなるのに対して表面側からリンを
補充し、リン不足になることがなくなって，均一な酸化
膜が成長し，かつ酸化膜成長に伴ってもとの基板表面が
酸化膜中に取り込まれ、界面準位密度の小さな酸化膜が
得られるようになる。
〔実施例］
直径２インチのアンドープｎ型のＩｎＰ単結晶をＬＥＣ
法で育成し，引上げ軸と直交する方向に切断し、切り出
されたウエーハを有機洗浄後、ブロームメタノールでエ
ッチング後，酸化直前にＩ｛Ｆで洗浄した。使用したウ
エーハのキャリア濃度Ｉｔ． （ ４ 〜６ ） Ｘ
１ ０１ｓｅｌｌ−３テアル。
法で育成し，引上げ軸と直交する方向に切断し、切り出
されたウエーハを有機洗浄後、ブロームメタノールでエ
ッチング後，酸化直前にＩ｛Ｆで洗浄した。使用したウ
エーハのキャリア濃度Ｉｔ． （ ４ 〜６ ） Ｘ
１ ０１ｓｅｌｌ−３テアル。
石英アンプル中にＰ２０，とウェーハを入れ，真空にし
た後，１！！素ガスを０，２ａｔ＋＋＋導入してからア
ンプルを封止した。Ｐ２０．の量としては、加熱時の圧
力が０．２ａｔｍとなる量を決定し、封入した。
た後，１！！素ガスを０，２ａｔ＋＋＋導入してからア
ンプルを封止した。Ｐ２０．の量としては、加熱時の圧
力が０．２ａｔｍとなる量を決定し、封入した。
ウェーハを入れたこの石英アンプルは，４５０℃で２０
時間加熱し、酸化膜をウエーハ上に形成させた後、３７
０℃で１２時間空気中で熱処理した。
時間加熱し、酸化膜をウエーハ上に形成させた後、３７
０℃で１２時間空気中で熱処理した。
酸化膜が形成されたウエーハの一方の面にレジストを塗
付し、オーミック電極を形成させる他方の面の酸化膜を
ラッピングで除去し、Ｂｒ系エツチャントでエッチング
した後， Ａ ｕ Ｇ ａを蒸着した。次に，上記レ
ジストを除去した後、Ｎ２ガス中で３５０℃で５分間ア
ニールし、Ａ ｕ − Ｇ ｅのオーミック電極を形成
し、さらに酸化膜が残っている面にマスクを用いて直径
Ｑ，３ｍｓ、間隔１履ｍでＡＰ層を蒸着し、ＭＯＳキャ
パシタを作成した。
付し、オーミック電極を形成させる他方の面の酸化膜を
ラッピングで除去し、Ｂｒ系エツチャントでエッチング
した後， Ａ ｕ Ｇ ａを蒸着した。次に，上記レ
ジストを除去した後、Ｎ２ガス中で３５０℃で５分間ア
ニールし、Ａ ｕ − Ｇ ｅのオーミック電極を形成
し、さらに酸化膜が残っている面にマスクを用いて直径
Ｑ，３ｍｓ、間隔１履ｍでＡＰ層を蒸着し、ＭＯＳキャ
パシタを作成した。
第１図に、作成したＭＯＳキャパシタについて測定した
Ｃ−Ｖ特性を示す． 従来法によると、Ｃ−■特性の電圧軸方向のシフト量が
０．３ｖ以」二あったものが本実施例では第１図から明
らかなように、ヒステリシスの電圧軸方向のシフト量が
０．２５Ｖ以下の優れた絶縁膜が形成できた。このこと
は、本発明で示している方法が、Ｉ ｎ Ｐ半導体を基
板とするＭＣ）ＳＦＥＴのドレイン電流ドリフト現象の
低減に極めて有力なことを示している。また，ターマン
法で測定した界面準位密度は１ ０”０１−” ６ Ｖ
−’以下であり、本発明により、界面準位密度の少ない
良質の絶縁膜ができた。
Ｃ−Ｖ特性を示す． 従来法によると、Ｃ−■特性の電圧軸方向のシフト量が
０．３ｖ以」二あったものが本実施例では第１図から明
らかなように、ヒステリシスの電圧軸方向のシフト量が
０．２５Ｖ以下の優れた絶縁膜が形成できた。このこと
は、本発明で示している方法が、Ｉ ｎ Ｐ半導体を基
板とするＭＣ）ＳＦＥＴのドレイン電流ドリフト現象の
低減に極めて有力なことを示している。また，ターマン
法で測定した界面準位密度は１ ０”０１−” ６ Ｖ
−’以下であり、本発明により、界面準位密度の少ない
良質の絶縁膜ができた。
また、石英アンプル中に所定量のｐ，ｏ，とともにＰを
一定量入れて上記実施例と同様に，ウエーハを酸化させ
た場合にあっても、第２図のように良好なＣ−■特性が
得られ、ターマン法で測定した界面準位密度は、Ｐを添
加しない上記実施例の場合に比べてさらに低減できた。
一定量入れて上記実施例と同様に，ウエーハを酸化させ
た場合にあっても、第２図のように良好なＣ−■特性が
得られ、ターマン法で測定した界面準位密度は、Ｐを添
加しない上記実施例の場合に比べてさらに低減できた。
なお，上記実施例ではＩｎＰ単結晶基板上にＭＯＳＦＥ
Ｔを形成した場合についても説明したが，ＩｎおよびＰ
を含む三元、四元混品基板上にＭＯＳＦＥＴを形成する
場合に適用することができ、同様の効果が得られる。
Ｔを形成した場合についても説明したが，ＩｎおよびＰ
を含む三元、四元混品基板上にＭＯＳＦＥＴを形成する
場合に適用することができ、同様の効果が得られる。
［発明の効果コ
以上説明したようにこの発明はインジウムおよびリンを
含む化合物半導体基板とＰ２０，とを石英アンプル中に
入れて真空としてから酸素ガスを専大したのちアンプル
を封入後、このアンプルを加熱して半導体基板表面上に
熱酸化膜を形成し，しかる後その酸化膜上に電極金属層
を形成するようにしたので，酸化膜の成長に伴って酸化
膜の表面がＩｎリッチになるのに対して表面側からリン
が補充され、リン不足になることがなくなって、均一な
酸化膜が成長し、かつ成長に伴ってもとの基板表面が酸
化膜中に取り込まれ、界面準位密度の小さな酸化膜が得
られる。その結果、電極一基板間のＣ−■特性のヒステ
リシスが小さくなり、トレイン電流のドリフトの小さな
ＭＯＳＦＥＴを実用化できるようになるという効果があ
る。
含む化合物半導体基板とＰ２０，とを石英アンプル中に
入れて真空としてから酸素ガスを専大したのちアンプル
を封入後、このアンプルを加熱して半導体基板表面上に
熱酸化膜を形成し，しかる後その酸化膜上に電極金属層
を形成するようにしたので，酸化膜の成長に伴って酸化
膜の表面がＩｎリッチになるのに対して表面側からリン
が補充され、リン不足になることがなくなって、均一な
酸化膜が成長し、かつ成長に伴ってもとの基板表面が酸
化膜中に取り込まれ、界面準位密度の小さな酸化膜が得
られる。その結果、電極一基板間のＣ−■特性のヒステ
リシスが小さくなり、トレイン電流のドリフトの小さな
ＭＯＳＦＥＴを実用化できるようになるという効果があ
る。
第１図は本発明の第１の実施例を適用して得られたＭＯ
Ｓキャパシタの容量一電圧特性を示す図、第２図は本発
明の他の実施例を適用して得られたＭＯＳキャパシタの
容量一電圧特性を示す図である。 弁理士 荒船博司、，一・ｌ・＞ ｛〕，・Ｉ ”’．：＋ＬＬ・
Ｓキャパシタの容量一電圧特性を示す図、第２図は本発
明の他の実施例を適用して得られたＭＯＳキャパシタの
容量一電圧特性を示す図である。 弁理士 荒船博司、，一・ｌ・＞ ｛〕，・Ｉ ”’．：＋ＬＬ・
Claims (2)
- （１）インジウムおよびリンを含む化合物半導体基板と
Ｐ＿２Ｏ＿５とを石英アンプル中に入れて真空にしてか
ら酸素ガスを導入したのちアンプルを封入後、このアン
プルを加熱して上記半導体基板表面上に熱酸化膜を形成
し、しかる後その酸化膜上に電極金属層を形成するよう
にしたことを特徴とする化合物半導体装置の製造方法。 - （２）上記石英アンプル中に予めＰ＿２Ｏ＿５とともに
リンを所定量入れておくようにしたことを特徴とする請
求項１記載の化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160389A JPH02239666A (ja) | 1989-03-13 | 1989-03-13 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160389A JPH02239666A (ja) | 1989-03-13 | 1989-03-13 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02239666A true JPH02239666A (ja) | 1990-09-21 |
Family
ID=13175909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6160389A Pending JPH02239666A (ja) | 1989-03-13 | 1989-03-13 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02239666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214003A (en) * | 1989-05-31 | 1993-05-25 | Nippon Mining Co., Ltd. | Process for producing a uniform oxide layer on a compound semiconductor substrate |
-
1989
- 1989-03-13 JP JP6160389A patent/JPH02239666A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214003A (en) * | 1989-05-31 | 1993-05-25 | Nippon Mining Co., Ltd. | Process for producing a uniform oxide layer on a compound semiconductor substrate |
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