JPH0223665A - ターンオフ可能なサイリスタ - Google Patents
ターンオフ可能なサイリスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
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- H01L29/1012—Base regions of thyristors
- H01L29/1016—Anode base regions of thyristors
-
- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、陰極側電極が接触するｎ型エミッタ層とそ
れに境を接するｐ型ヘース層および陽極側電極が接触す
るｐ型エミッタ層とそれに境を接するｎ型ベース層を備
え、両方のベース層がブロッキング状態において阻止状
態にあるｐｎ接合によって互いに分離されているターン
オフ可能なサイリスタに関するものである。
れに境を接するｐ型ヘース層および陽極側電極が接触す
るｐ型エミッタ層とそれに境を接するｎ型ベース層を備
え、両方のベース層がブロッキング状態において阻止状
態にあるｐｎ接合によって互いに分離されているターン
オフ可能なサイリスタに関するものである。
［従来の技術］
この種のサイリスタは欧州特許出願公開第０００９３６
７号公報および文献［アイ・イー・デイ−・エム・レポ
ート（ＩＥＤＭ−Ｒｅｐｏｒｔ） 」１９８５．１５
８−１６１頁に記載され公知である。
７号公報および文献［アイ・イー・デイ−・エム・レポ
ート（ＩＥＤＭ−Ｒｅｐｏｒｔ） 」１９８５．１５
８−１６１頁に記載され公知である。
これらのサイリスタをターンオフする場合ターンオフ可
能な電流値が陽極側と陰極側の電極の間に加えられる電
圧の上昇と共に著しく低下することが明らかにされてい
る。
能な電流値が陽極側と陰極側の電極の間に加えられる電
圧の上昇と共に著しく低下することが明らかにされてい
る。
文献「アイ・イー・イー・イー・トランザクションズ・
オン・エレクトロン・デハイセズ（ＩＥＥ Ｅ Ｔｒ
ａｎｓ、 ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
） Ｊ Ｅ Ｄ −２９，１９８２年６月６日、
９７７−９８４頁により、導電型を交互に反転する一連
の半導体層から成り、ｐ導電型の第１層に陽極接触、ｎ
導電型の第２層に陰極接触を備える多重ｐｎ半導体構造
が公知である。この場合主としてブロッキング状態で操
作されるｐｎｐｎ構造の降伏電圧が１つの多重ｐｎ構造
のそれと比較されるのであって、ターンオフ可能なサイ
リスタのターンオフ特性を改善する手段に関する示唆は
この文献に見出せない。
オン・エレクトロン・デハイセズ（ＩＥＥ Ｅ Ｔｒ
ａｎｓ、 ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
） Ｊ Ｅ Ｄ −２９，１９８２年６月６日、
９７７−９８４頁により、導電型を交互に反転する一連
の半導体層から成り、ｐ導電型の第１層に陽極接触、ｎ
導電型の第２層に陰極接触を備える多重ｐｎ半導体構造
が公知である。この場合主としてブロッキング状態で操
作されるｐｎｐｎ構造の降伏電圧が１つの多重ｐｎ構造
のそれと比較されるのであって、ターンオフ可能なサイ
リスタのターンオフ特性を改善する手段に関する示唆は
この文献に見出せない。
この発明の目的は、上記の種類のサイリスタを改良して
従来のものよりも大きな電流をターンオフすることがで
き、特に陽極・陰極間の印加電圧が高い場合にもこの特
性が保持されるようにすることである。
従来のものよりも大きな電流をターンオフすることがで
き、特に陽極・陰極間の印加電圧が高い場合にもこの特
性が保持されるようにすることである。
この目的はこの発明により特許請求の範囲第１項又は同
第２項に特徴として挙げた構成を採用することによって
達成される。
第２項に特徴として挙げた構成を採用することによって
達成される。
この発明によって得られる利点は、ゲート電極又はＭＩ
Ｓ−エミッターベース短絡構造のゲートに消去電圧パル
スを導くことにより従来可能であったものより遥かに大
きなトランジスタ通流電流を遮断できることである。
Ｓ−エミッターベース短絡構造のゲートに消去電圧パル
スを導くことにより従来可能であったものより遥かに大
きなトランジスタ通流電流を遮断できることである。
［実施例］
以下実施例についてこの発明を更に詳細に説明する。
第１図にドープされた半導体材料例えばシリコンから成
る半導体物体を含むターンオフ可能なサイリスタを示す
。この半導体物体には導電型を交替して重ねられた４層
があり、そのうちｎ導電型の部分層１ａと１ｂから成る
層はｎ型エミッタ、ｐ導電型の層２はｐ型ベース、ｎ導
電型の層３はｎ型ベース、ｐ導電型の層４はｐ型エミッ
タと呼ばれる。ｐ型エミッタは導電材料例えばアルミニ
ウムから成る陽極側電極５を備え、これに接続端Ａが設
けられている。ｎ型エミッタには導電材料例えばアルミ
ニウムから成る陰極側電極６の接続端Ｋが接触する。接
続端８を備えるゲート電極７はｐ型ベース２に接触する
。接続端８にはサイリスタのトリガリングのため接続端
Ｋに対して正のトリガ電圧＋Ｕ２が導かれる。サイリス
タのターンオフ又は消去に対してはスイッチ９を閉結し
て電源ｌＯを接続端にと接続端８の間に接続する。
る半導体物体を含むターンオフ可能なサイリスタを示す
。この半導体物体には導電型を交替して重ねられた４層
があり、そのうちｎ導電型の部分層１ａと１ｂから成る
層はｎ型エミッタ、ｐ導電型の層２はｐ型ベース、ｎ導
電型の層３はｎ型ベース、ｐ導電型の層４はｐ型エミッ
タと呼ばれる。ｐ型エミッタは導電材料例えばアルミニ
ウムから成る陽極側電極５を備え、これに接続端Ａが設
けられている。ｎ型エミッタには導電材料例えばアルミ
ニウムから成る陰極側電極６の接続端Ｋが接触する。接
続端８を備えるゲート電極７はｐ型ベース２に接触する
。接続端８にはサイリスタのトリガリングのため接続端
Ｋに対して正のトリガ電圧＋Ｕ２が導かれる。サイリス
タのターンオフ又は消去に対してはスイッチ９を閉結し
て電源ｌＯを接続端にと接続端８の間に接続する。
これによってゲート電極７に接続端Ｋに対して負の消去
電圧パルス−Ｕ、が加えられる。
電圧パルス−Ｕ、が加えられる。
ｎ型ベース３にはｐ型ドープ半導体層１１が挿入される
。この層はｐ型ベース２とｎ型ベース３の間のｐｎ接合
１２にほぼ平行し、例えば４００μｍに達する半導体物
体の厚さＤに比べて薄く例えば４μｍに過ぎない。１３
と１４は別のｐ導電型半導体層であり、ｎ型ベースＮ３
内で半導体層１１の下に半導体層１３と１１の間の間隔
と等しい間隔をもって挿入される。はぼ等しい厚さの層
１１．１３および１４は外部電位に接続されることなく
浮遊半導体層となっている。
。この層はｐ型ベース２とｎ型ベース３の間のｐｎ接合
１２にほぼ平行し、例えば４００μｍに達する半導体物
体の厚さＤに比べて薄く例えば４μｍに過ぎない。１３
と１４は別のｐ導電型半導体層であり、ｎ型ベースＮ３
内で半導体層１１の下に半導体層１３と１１の間の間隔
と等しい間隔をもって挿入される。はぼ等しい厚さの層
１１．１３および１４は外部電位に接続されることなく
浮遊半導体層となっている。
第２図はこの発明の第２の実施例を示す。第１図のもの
に対応する部分には同じ符号が付けてある。第１図の実
施例と異なりｎ型エミッタの部分層１ａにｐＨ−電型の
半導体区域１５が挿入され、この区域は半導体物体の上
の境界面１６に達するまで拡がり、そこに電極６が接触
する。区域１５は、部分層１ａに続くｐ型ベース２０部
分区域から成る別のｐ型半導体区域１７および区域１５
と１７の間にあって絶縁層１９により境界面１６から分
離されたゲート２０で覆われるｎ型チャネル区域１８と
共に、ＭＩＳ−ＦＥＴ構造を構成する。
に対応する部分には同じ符号が付けてある。第１図の実
施例と異なりｎ型エミッタの部分層１ａにｐＨ−電型の
半導体区域１５が挿入され、この区域は半導体物体の上
の境界面１６に達するまで拡がり、そこに電極６が接触
する。区域１５は、部分層１ａに続くｐ型ベース２０部
分区域から成る別のｐ型半導体区域１７および区域１５
と１７の間にあって絶縁層１９により境界面１６から分
離されたゲート２０で覆われるｎ型チャネル区域１８と
共に、ＭＩＳ−ＦＥＴ構造を構成する。
この構造はゲート２０の接続端２１を通して制御可能で
ある。この構造の第１の接続状態では、接続端２１にチ
ャネル区域１８のカットオフ電圧より負であるかそれに
対応するゲート電圧が加えられる。これによりチャネル
区域１日内でゲート２０の下に反転チャネル２２が形成
され、区域１５従って電極６を区域１７従ってｐ型ベー
ス２と低抵抗で結合し、ｎ型エミッタの部分層１ａとｐ
型ベース２の間のｐｎ接合を実質上短絡する。ＭＩＳ−
ＦＥＴ構造の第２の接続状態では、接続端２１にチャネ
ル区域１８のカットオフ電圧を超える電圧が加えられる
。この場合反転チャネル２２は存在しないから、区域１
５と境界面１６の間の低抵抗結合又は短絡、従って１ａ
と２の間の短絡は除去される。第２図に３１として示し
た上記のＭＩＳ−ＦＥＴ構造の外に、同様な構成の別の
ＭＩＳ−ＦＥＴ構造Ｓ２ないしＳ４も部分層１ａの右の
縁端と右側の部分層１ｂの両方の縁端部に設けられる。
ある。この構造の第１の接続状態では、接続端２１にチ
ャネル区域１８のカットオフ電圧より負であるかそれに
対応するゲート電圧が加えられる。これによりチャネル
区域１日内でゲート２０の下に反転チャネル２２が形成
され、区域１５従って電極６を区域１７従ってｐ型ベー
ス２と低抵抗で結合し、ｎ型エミッタの部分層１ａとｐ
型ベース２の間のｐｎ接合を実質上短絡する。ＭＩＳ−
ＦＥＴ構造の第２の接続状態では、接続端２１にチャネ
ル区域１８のカットオフ電圧を超える電圧が加えられる
。この場合反転チャネル２２は存在しないから、区域１
５と境界面１６の間の低抵抗結合又は短絡、従って１ａ
と２の間の短絡は除去される。第２図に３１として示し
た上記のＭＩＳ−ＦＥＴ構造の外に、同様な構成の別の
ＭＩＳ−ＦＥＴ構造Ｓ２ないしＳ４も部分層１ａの右の
縁端と右側の部分層１ｂの両方の縁端部に設けられる。
第２図のサイリスタのトリガリングには接続端８に正の
トリガ電圧＋Ｕｚが導かれるが、その際構造Ｓ１ないし
Ｓ４はそれぞれ第２接続状態に置かれなければならない
。ターンオフは第１図のものと異なり接続端８を通して
ではなく、負の消去電圧パルス−ＵＬを接続端２１に導
いて構造Ｓ１ないしＳ４を第１接続状態に移し、１ａと
２の間および１ｂと２の間のｐｎ接合を実質上短絡する
ことによって行われる。
トリガ電圧＋Ｕｚが導かれるが、その際構造Ｓ１ないし
Ｓ４はそれぞれ第２接続状態に置かれなければならない
。ターンオフは第１図のものと異なり接続端８を通して
ではなく、負の消去電圧パルス−ＵＬを接続端２１に導
いて構造Ｓ１ないしＳ４を第１接続状態に移し、１ａと
２の間および１ｂと２の間のｐｎ接合を実質上短絡する
ことによって行われる。
第３図に第１図と第２図のサイリスタの個々の半導体区
域のドーピング密度の分布を半導体物体の境界面１６か
らの距離ｄを横軸にとって示す。
域のドーピング密度の分布を半導体物体の境界面１６か
らの距離ｄを横軸にとって示す。
ｎ型エミッタとｐ型エミッタのほぼ１０１９ｃｍ−３に
達するドーピング密度はそれぞれプロフィル区間２３と
２４に示され、はぼ１０１７ｃｍ−３に達するＰ型ベー
スのドーピング密度はプロフィル区間２５に示される。
達するドーピング密度はそれぞれプロフィル区間２３と
２４に示され、はぼ１０１７ｃｍ−３に達するＰ型ベー
スのドーピング密度はプロフィル区間２５に示される。
密度１０”ｃｍ−３にドープされたｎ型ベースに挿入さ
れたｐ型半導体層１１．１３．１４はプロフィル区間１
１ａ、１３ａおよび１４ａで示される。これらの層のド
ーピング密度は図から分かるように約Ｉ Ｑ Ｉｓ
ｌ Ｑ １６ｃｍ−３である。
れたｐ型半導体層１１．１３．１４はプロフィル区間１
１ａ、１３ａおよび１４ａで示される。これらの層のド
ーピング密度は図から分かるように約Ｉ Ｑ Ｉｓ
ｌ Ｑ １６ｃｍ−３である。
第１図又は第２図に示されたターンオフ可能なサイリス
タがトリガされて電流通流状態にあるとき、阻止状態に
ある総てのｐｎ接合は可動キャリアで満たされ、接続端
ＡからＫに向かって流れる負荷電流に対する通流抵抗は
低いものになる。
タがトリガされて電流通流状態にあるとき、阻止状態に
ある総てのｐｎ接合は可動キャリアで満たされ、接続端
ＡからＫに向かって流れる負荷電流に対する通流抵抗は
低いものになる。
第１図のサイリスタのターンオフのためゲート電極７に
消去電圧パルス−ＵＬを導くかあるいは第２図のサイリ
スタのターンオフのためこのような電圧パルスを接続端
２１に導くと、まず可動キャリアがｐ型ベース２から除
去され、最後にｐ型ベース２とｎ型ベース３の間のｐｎ
接合が阻止方向極性に移される。ｐｎ接合１２には次第
に空間電荷領域ＲＬＺＩが形成される。
消去電圧パルス−ＵＬを導くかあるいは第２図のサイリ
スタのターンオフのためこのような電圧パルスを接続端
２１に導くと、まず可動キャリアがｐ型ベース２から除
去され、最後にｐ型ベース２とｎ型ベース３の間のｐｎ
接合が阻止方向極性に移される。ｐｎ接合１２には次第
に空間電荷領域ＲＬＺＩが形成される。
接続端ＡとＫの間に印加された陽極陰極間電圧に基づく
空間電荷領域ＲＬＺＩ内部の１０５■／ｃｍを単位とす
る電界強度Ｅの分布を第４図に示す。
空間電荷領域ＲＬＺＩ内部の１０５■／ｃｍを単位とす
る電界強度Ｅの分布を第４図に示す。
横軸には境界面１６からの間隔ｄをとる。空間電荷領域
ＲＬＺＩが徐々に形成される際、最初に幅がＲＬＺＩ’
で電界強度分布が２本の点破線２６で示される中間段階
に到達する。これらの直線の交点における最大電界強度
は約０．３Ｘ１０５Ｖ／ｃＩｎである。以後のＲＬＺ
１の形成は直線２７で与えられる電界強度分布となるま
で続けられる。これは次第に拡がるＲＬＺｌの境界面が
ここで層１１とｎ型ベース３の間の境界面に達すること
によるものである。このことは第４図のダイアダラムの
下に示されたサイリスタの断面から明らかである。直線
の交点できめられる最大電界強度Ｅ、−８は層１１のた
め超えることができないから、ＲＬＺｌを通過するキャ
リアがなだれ効果を受ける臨界的な電界強度Ｅｋｒｉｔ
に達することが避けられる。
ＲＬＺＩが徐々に形成される際、最初に幅がＲＬＺＩ’
で電界強度分布が２本の点破線２６で示される中間段階
に到達する。これらの直線の交点における最大電界強度
は約０．３Ｘ１０５Ｖ／ｃＩｎである。以後のＲＬＺ
１の形成は直線２７で与えられる電界強度分布となるま
で続けられる。これは次第に拡がるＲＬＺｌの境界面が
ここで層１１とｎ型ベース３の間の境界面に達すること
によるものである。このことは第４図のダイアダラムの
下に示されたサイリスタの断面から明らかである。直線
の交点できめられる最大電界強度Ｅ、−８は層１１のた
め超えることができないから、ＲＬＺｌを通過するキャ
リアがなだれ効果を受ける臨界的な電界強度Ｅｋｒｉｔ
に達することが避けられる。
なだれ効果の作用によりあらたにキャリア対が発生し、
空間電荷領域ＲＬＺＩが代替エミッタとして作用するか
らサイリスタのターンオフは最早不可能となる。即ちＲ
ＬＺＩの区域において代替エミッタの形成は層１１の存
在によって避けられるのである。
空間電荷領域ＲＬＺＩが代替エミッタとして作用するか
らサイリスタのターンオフは最早不可能となる。即ちＲ
ＬＺＩの区域において代替エミッタの形成は層１１の存
在によって避けられるのである。
ＲＬＺＩの形成に続いて部分１１と１３の間のｐｎ接合
２８においての空間電荷領域ＲＬＺ２の形成、部分１３
と１４の間のｐｎ接合２９においての空間電荷領域ＲＬ
Ｚ３の形成および部分１４と４の間のｐｎ接合３０にお
いての空間電荷領域ＲＬＺ４の形成が順次に生ずる。こ
こでも代替エミッタの形成は、ＲＬＺ２が層１３に達す
るまで、ＲＬＺ３が層１４に達するまでしか拡がること
ができないでこれらの空間電荷領域ではＥ−！、に達す
ることはないことによって避けられる。接続端ＡとＫの
間に加えられる陽極−陰極間型圧はＲＬＺｌからＲＬＺ
３までに生ずる電位差によってほとんど打消されるから
、ＲＬＺ４に対しては陽極陰極間電圧の小部分だけが残
され、この空間電荷領域は他の空間領域より狭くなり明
らかにＥ ｋ ｒ ｉ を以下となる。
２８においての空間電荷領域ＲＬＺ２の形成、部分１３
と１４の間のｐｎ接合２９においての空間電荷領域ＲＬ
Ｚ３の形成および部分１４と４の間のｐｎ接合３０にお
いての空間電荷領域ＲＬＺ４の形成が順次に生ずる。こ
こでも代替エミッタの形成は、ＲＬＺ２が層１３に達す
るまで、ＲＬＺ３が層１４に達するまでしか拡がること
ができないでこれらの空間電荷領域ではＥ−！、に達す
ることはないことによって避けられる。接続端ＡとＫの
間に加えられる陽極−陰極間型圧はＲＬＺｌからＲＬＺ
３までに生ずる電位差によってほとんど打消されるから
、ＲＬＺ４に対しては陽極陰極間電圧の小部分だけが残
され、この空間電荷領域は他の空間領域より狭くなり明
らかにＥ ｋ ｒ ｉ を以下となる。
半導体層１１．１３および１４が存在しないと、接続端
ＡとＫの間に加えられる陽極−陰極間型圧の全体をｐｎ
接合１２に形成される単一の空間電荷領域によって補償
しなければならないから、破線３１で示される電界強度
分布となる。この場合Ｅｋ、、Ｉｔを超えることになる
からサイリスタの確実なターンオフは不可能となる。
ＡとＫの間に加えられる陽極−陰極間型圧の全体をｐｎ
接合１２に形成される単一の空間電荷領域によって補償
しなければならないから、破線３１で示される電界強度
分布となる。この場合Ｅｋ、、Ｉｔを超えることになる
からサイリスタの確実なターンオフは不可能となる。
従来の予想よりも大きな負荷電流を遮断するためには、
直線対２６．２７等が更に大きな急峻度で引かれていな
ければならない。しかしこの場合にも例えば層２．１１
．１３および１４の間の間隔を狭くすることによりＥｋ
ｒｌを以上の最大電界強度を避けることができる。
直線対２６．２７等が更に大きな急峻度で引かれていな
ければならない。しかしこの場合にも例えば層２．１１
．１３および１４の間の間隔を狭くすることによりＥｋ
ｒｌを以上の最大電界強度を避けることができる。
小さい電流だけを遮断するか低い陽極−陰極間型圧だけ
が予定されている応用分野では、半導体層１１．１３．
１４の数を減らし例えば１つの半導体層だけとすること
ができるが、逆の場合にはより多くの半導体層をｎ型ベ
ース内に挿入する。
が予定されている応用分野では、半導体層１１．１３．
１４の数を減らし例えば１つの半導体層だけとすること
ができるが、逆の場合にはより多くの半導体層をｎ型ベ
ース内に挿入する。
上記の実施態様の展開としては、サイリスタのターンオ
フに際してベース層内に存在するキャリアを収容する手
段を陽極側に設けたものが挙げられる。この手段として
は例えば陽極−ベース間短絡となるｎ型ベース３に接触
するゲート電極又は制御可能のＭｉｓ−ＦＥＴ構造があ
る。この場合挿入された半導体層例えば１１．１３およ
び１４のｐ型エミッタからの間隔は、サイリスタのター
ンオフに際して形成される空間電荷領域がＥ ｋ ｒ
ｉ ｔを超える最大電界強度を示すことがないように狭
く選ばれる。逆方向阻止のサイリスタにおいても同様で
あるが、この場合陽極接続端Ａは陰極接続端によりも低
電位に置かれる。
フに際してベース層内に存在するキャリアを収容する手
段を陽極側に設けたものが挙げられる。この手段として
は例えば陽極−ベース間短絡となるｎ型ベース３に接触
するゲート電極又は制御可能のＭｉｓ−ＦＥＴ構造があ
る。この場合挿入された半導体層例えば１１．１３およ
び１４のｐ型エミッタからの間隔は、サイリスタのター
ンオフに際して形成される空間電荷領域がＥ ｋ ｒ
ｉ ｔを超える最大電界強度を示すことがないように狭
く選ばれる。逆方向阻止のサイリスタにおいても同様で
あるが、この場合陽極接続端Ａは陰極接続端によりも低
電位に置かれる。
この発明の別の実施態様では、ベース層に挿入された半
導体層例えば１１．１３および１４にその上表面から下
の境界面に達する貫通孔が設けられる。横方向ではこの
貫通孔３２の寸法は空間電荷領域ＲＬＺＩ又はＲＬＺ４
の厚さより小さくする必要がある（第４図）。これによ
ってサイリスタのトリガリング特性が改善される。貫通
孔３２は個々の半導体層例えば１１において半導体層に
格子構造を与えるように配置するとを利である。
導体層例えば１１．１３および１４にその上表面から下
の境界面に達する貫通孔が設けられる。横方向ではこの
貫通孔３２の寸法は空間電荷領域ＲＬＺＩ又はＲＬＺ４
の厚さより小さくする必要がある（第４図）。これによ
ってサイリスタのトリガリング特性が改善される。貫通
孔３２は個々の半導体層例えば１１において半導体層に
格子構造を与えるように配置するとを利である。
第５図はターンオフ電流と時間も（単位μｓ）との関係
を示す。ターンオフ電流の急降下する第１部分３３はＲ
ＬＺＩの形成に必要な時間に対応する。層１１からキャ
リアを排除することによりそれに続いてターンオフ電流
が一定であるフェーズ３４が生ずる。その後に続く曲線
部分３５は次の空間電荷領域ＲＬＺ２の形成に対応する
ものである。ターンオフ電流が一定の同様なフェーズを
持つ別の層１３と１４はこの場合考慮に入れない。
を示す。ターンオフ電流の急降下する第１部分３３はＲ
ＬＺＩの形成に必要な時間に対応する。層１１からキャ
リアを排除することによりそれに続いてターンオフ電流
が一定であるフェーズ３４が生ずる。その後に続く曲線
部分３５は次の空間電荷領域ＲＬＺ２の形成に対応する
ものである。ターンオフ電流が一定の同様なフェーズを
持つ別の層１３と１４はこの場合考慮に入れない。
破線曲線３６は挿入層１１．１３および１４が無いとき
のターンオフ電流の経過に対応する。ここではターンオ
フ電流が低く臨界電界強度Ｅ ｋ ｒ ｉ ｔを超えな
いものとした。
のターンオフ電流の経過に対応する。ここではターンオ
フ電流が低く臨界電界強度Ｅ ｋ ｒ ｉ ｔを超えな
いものとした。
総ての半導体区域又は半導体層を逆導電型のものと交換
することにより、この発明の更に別の実施形態が得られ
る。この場合引加電圧は総て逆の符号にする。
することにより、この発明の更に別の実施形態が得られ
る。この場合引加電圧は総て逆の符号にする。
第２図に示した実施例と異なりＭＩＳ−ＦＥＴ構造は次
のように構成することも可能である。即ちその第１半導
体区域を半導体層１ａ又は１ｂの一部から構成し、第２
半導体区域をｐ型ベース２に挿入され導電被覆を通して
ｐ型ベースに導電結合された短絡区域から構成し、ゲー
トで覆われたチャネル区域を半導体層１ａ又は１ｂと短
絡区域の間に置かれたｐ型ベース２の一部から構成する
。
のように構成することも可能である。即ちその第１半導
体区域を半導体層１ａ又は１ｂの一部から構成し、第２
半導体区域をｐ型ベース２に挿入され導電被覆を通して
ｐ型ベースに導電結合された短絡区域から構成し、ゲー
トで覆われたチャネル区域を半導体層１ａ又は１ｂと短
絡区域の間に置かれたｐ型ベース２の一部から構成する
。
この種のＭＩＳ−ＦＥＴ構造は例えば米国特許第４２２
４６３４号明細書により公知である。
４６３４号明細書により公知である。
第１図はこの発明の第１の実施例、第２図はその第２の
実施例を示し、第３図は第１図又は第２図のサイリスタ
のドーピング・プロフィル、第４図はこれらのサイリス
タのターンオフに際して生ずる電界強度の分布、第５図
は第１図又は第２図のサイリスタのターンオフ電流の時
間変化を示す。 １ａ、１ｂ・・・ｎ型エミッタ ２・・・ｐ型ベース ３・・・ｎ型ベース ４・・・ｐ型エミッタ ５・・・陽極側電極 ６・・・陰極側電極 １１．１３．１４・・・半導体層
実施例を示し、第３図は第１図又は第２図のサイリスタ
のドーピング・プロフィル、第４図はこれらのサイリス
タのターンオフに際して生ずる電界強度の分布、第５図
は第１図又は第２図のサイリスタのターンオフ電流の時
間変化を示す。 １ａ、１ｂ・・・ｎ型エミッタ ２・・・ｐ型ベース ３・・・ｎ型ベース ４・・・ｐ型エミッタ ５・・・陽極側電極 ６・・・陰極側電極 １１．１３．１４・・・半導体層
Claims (1)
- 【特許請求の範囲】 １）陰極側電極（６）が接触するｎ型エミッタ層（１ａ
、１ｂ）とそれに境を接するｐ型ベース層（２）および
陽極側電極（５）が接触するｐ型エミッタ層（４）とそ
れに境を接するｎ型ベース層（３）とを備え、両ベース
層（２、３）がサイリスタのブロッキング状態において
阻止状態にあるｐｎ接合（１２）によって互いに分離さ
れ、一方のベース層（２）はサイリスタをターンオフす
る消去電圧パルスを導くゲート電極（７）を備えている
ものにおいて、ゲート電極（７）が接触していないベー
ス層（３）にｐｎ接合（１２）にほぼ平行しこのベース
層に対して逆型にドープされた薄い半導体層（１１、１
３、１４）の少なくとも１つが挿入され、この層のｐｎ
接合（１２）からの間隔はサイリスタのターンオフに際
してこのｐｎ接合に形成される空間電荷領域（ＲＬＺ１
）の最大電界強度がターンオフに際して排除しなけれぼ
ならないキャリアに関してなだれ降伏に導く臨界値（Ｅ
＿ｋ＿ｒ＿ｉ＿ｔ）以下に限定されるように小さく選ば
れていることを特徴とするターンオフ可能なサイリスタ
。 ２）陰極側電極（６）が接触するｎ型エミッタ層（１ａ
、１ｂ）とそれに境を接するｐ型ベース層（２）および
陽極側電極（５）が接触するｐ型エミッタ層（４）とそ
れに境を接するｎ型ベース層（３）とを備え、両ベース
層（２、３）がサイリスタのブロッキング状態において
阻止状態にあるｐｎ接合（１２）によって互いに分離さ
れ、エミッタ層（１ａ、１ｂ）の少なくとも一方が少な
くとも１つの縁辺側ＭＩＳ−ＦＥＴ構造を備え、この構
造がこのエミッタ層に導電結合された第１導電型の第１
半導体区域（１５）、境を接するベース層（２）に導電
結合された第１導電型の第２半導体区域（１７）および
これらの区域（１５、１６）の間にあって薄い電気絶縁
層（１９）によってチャネル区域（１８）から分離され
てサイリスタをターンオフする消去電圧パルスを導くゲ
ート（２０）で覆われている第２導電型のチャネル区域
（１８）から成るものにおいて、第２半導体区域（１７
）に導電結合されていないベース層（３）にｐｎ接合（
１２）にほぼ平行しこのベース層（３）に対して逆型に
ドープされた薄い半導体層（１１、１３、１４）の少な
くとも１つが挿入され、この層のｐｎ接合（１２）から
の間隔はサイリスタのターンオフに際してこのｐｎ接合
に形成される空間電荷領域（ＲＬＺ１）の最大電界強度
がターンオフに際して排除しなければならないキャリア
に関してなだれ効果に導く臨界値（Ｅ＿ｋ＿ｒ＿ｉ＿ｔ
）以下に限定されるように小さく選ばれていることを特
徴とするターンオフ可能なサイリスタ。 ３）ベース層（３）に複数の逆型にドープされた薄い半
導体層（１１、１３、１４）が挿入されている場合にこ
れらの層の間の間隔は、サイリスタのターンオフに際し
て半導体層（１１、１３、１４）の間に形成される空間
電荷領域（ＲＬＺ１・・・ＲＬＺ３）の最大電界強度が
臨界値（Ｅ＿ｋ＿ｒ＿ｉ＿ｔ）以下の値に限定さるよう
に小さく選ばれていることを特徴とする請求項１又は２
記載のターンオフ可能なサイリスタ。 ４）ベース層（３）に挿入されこの層に対して逆型にド
ープされた半導体層（１１、１３、１４）が貫通孔（３
２）を備え、その横寸法はサイリスタのターンオフに際
して形成される空間電荷領域（ＲＬＺ１・・・ＲＬＺ４
）の厚さに比べて小さいことを特徴とする請求孔１ない
し３の１つに記載のターンオフ可能なサイリスタ。 ５）半導体層（１１、１３、１４）の貫通孔（３２）が
この半導体層に格子構造を与えるように配置されている
ことを特徴とする請求項４記載のターンオフ可能なサイ
リスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3818516.4 | 1988-05-31 | ||
| DE3818516 | 1988-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0223665A true JPH0223665A (ja) | 1990-01-25 |
| JP2687163B2 JP2687163B2 (ja) | 1997-12-08 |
Family
ID=6355527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137319A Expired - Fee Related JP2687163B2 (ja) | 1988-05-31 | 1989-05-29 | ターンオフ可能なサイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4980742A (ja) |
| EP (1) | EP0344514B1 (ja) |
| JP (1) | JP2687163B2 (ja) |
| DE (1) | DE58908466D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6011298A (en) * | 1996-12-31 | 2000-01-04 | Stmicroelectronics, Inc. | High voltage termination with buried field-shaping region |
| DE19800647C1 (de) | 1998-01-09 | 1999-05-27 | Siemens Ag | SOI-Hochspannungsschalter |
| ATE263433T1 (de) * | 1998-07-17 | 2004-04-15 | Infineon Technologies Ag | Leistungshalbleiterbauelement für hohe sperrspannungen |
| DE19843659A1 (de) | 1998-09-23 | 2000-04-06 | Siemens Ag | Halbleiterbauelement mit strukturiertem Halbleiterkörper |
| DE19909105A1 (de) * | 1999-03-02 | 2000-09-14 | Siemens Ag | Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür |
| DE19943143B4 (de) * | 1999-09-09 | 2008-04-24 | Infineon Technologies Ag | Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung |
| US6656797B2 (en) * | 2001-12-31 | 2003-12-02 | General Semiconductor, Inc. | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation |
| DE10245089B4 (de) * | 2002-09-27 | 2005-06-09 | Infineon Technologies Ag | Dotierverfahren und Halbleiterbauelement |
| DE10262103B4 (de) * | 2002-09-27 | 2007-07-19 | Infineon Technologies Ag | Halbleiterbauelement und Verfahren zu dessen Herstellung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| US4171995A (en) * | 1975-10-20 | 1979-10-23 | Semiconductor Research Foundation | Epitaxial deposition process for producing an electrostatic induction type thyristor |
| JPS6043032B2 (ja) * | 1978-09-14 | 1985-09-26 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
| EP0074133B1 (de) * | 1981-08-25 | 1987-01-28 | BBC Aktiengesellschaft Brown, Boveri & Cie. | Thyristor |
| JPS5917547B2 (ja) * | 1981-09-05 | 1984-04-21 | 財団法人半導体研究振興会 | サイリスタ |
| EP0129702B1 (en) * | 1983-05-26 | 1987-08-05 | General Electric Company | Voltage breakover protected thyristor having field-containing layer in avalanche voltage breakover zone |
| JPS61102065A (ja) * | 1984-10-24 | 1986-05-20 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
-
1989
- 1989-04-10 US US07/335,362 patent/US4980742A/en not_active Expired - Lifetime
- 1989-05-17 EP EP89108868A patent/EP0344514B1/de not_active Expired - Lifetime
- 1989-05-17 DE DE58908466T patent/DE58908466D1/de not_active Expired - Fee Related
- 1989-05-29 JP JP1137319A patent/JP2687163B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687163B2 (ja) | 1997-12-08 |
| DE58908466D1 (de) | 1994-11-10 |
| EP0344514B1 (de) | 1994-10-05 |
| EP0344514A2 (de) | 1989-12-06 |
| EP0344514A3 (en) | 1990-05-09 |
| US4980742A (en) | 1990-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |