JPH0223615A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0223615A JPH0223615A JP17326788A JP17326788A JPH0223615A JP H0223615 A JPH0223615 A JP H0223615A JP 17326788 A JP17326788 A JP 17326788A JP 17326788 A JP17326788 A JP 17326788A JP H0223615 A JPH0223615 A JP H0223615A
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- trench
- etching
- machining
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- silicon substrate
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は超ＬＳＩ製造プロセスにおけるドライエツチン
グ技術、なかでもシリコン基板のドライエツチング技術
の改良に関するものである。
グ技術、なかでもシリコン基板のドライエツチング技術
の改良に関するものである。
〈従来の技術〉
超ＬＳＩ製造プロセス特にＤＲＡＭ製造プロセスにおい
て、回路構成上必要とされるＭＯＳキャパシタは従来半
導体基板の２次元的な表面を利用するプレーン型が用い
られていたが、大容量高密度化が進むに伴ってキャパシ
タの専有面積を縮小するだめにトレンチキャパシタが用
いられる場合が増加してきた。
て、回路構成上必要とされるＭＯＳキャパシタは従来半
導体基板の２次元的な表面を利用するプレーン型が用い
られていたが、大容量高密度化が進むに伴ってキャパシ
タの専有面積を縮小するだめにトレンチキャパシタが用
いられる場合が増加してきた。
このトレンチキャパシタは直接シリコン基板にトレンチ
溝を加工し、その表面にＭＯＳキャパシタを形成する構
造であるため、シリコン基板への工時のこれらの損傷度
を物理的に除去するためにトレンチ溝加工を施こした後
頁にその表面から数百Ａの等方性エツチングを行ってい
た。
溝を加工し、その表面にＭＯＳキャパシタを形成する構
造であるため、シリコン基板への工時のこれらの損傷度
を物理的に除去するためにトレンチ溝加工を施こした後
頁にその表面から数百Ａの等方性エツチングを行ってい
た。
〈発明が解決しようとする問題点〉
上記従来のトレンチ溝加工はＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法を採用しており、そのた
め加工には比較的高いガス圧を必要とすることから溝表
面が上述のように汚染され、これを除去するために等方
性エツチング処理を行わねばならず、その結果第２図（
ａ）に示すように溝壁面に横方向シフトＡが発生したり
、或いは第２図（ａ）に示すように溝内側壁に保護膜Ｃ
を形成した場合には底部にアンダーカットＢが発生した
り、いずれも所望形状のトレンチ溝を精度よく加工する
ことが困難であった。
Ｉｏｎ Ｅｔｃｈｉｎｇ）法を採用しており、そのた
め加工には比較的高いガス圧を必要とすることから溝表
面が上述のように汚染され、これを除去するために等方
性エツチング処理を行わねばならず、その結果第２図（
ａ）に示すように溝壁面に横方向シフトＡが発生したり
、或いは第２図（ａ）に示すように溝内側壁に保護膜Ｃ
を形成した場合には底部にアンダーカットＢが発生した
り、いずれも所望形状のトレンチ溝を精度よく加工する
ことが困難であった。
本発明は上記の問題点を解決し、トレンチキャパシター
を超ＬＳＩに用いる上での実用的な加工技術を提供する
ものである。
を超ＬＳＩに用いる上での実用的な加工技術を提供する
ものである。
く問題点を解決するだめの手段〉
本発明は、シリコン基板にほぼ垂直のトレンチを形成す
る方法に於いて、マスクされたシリコン基板にＥ ＣＲ
（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎ
ａｎｃｅ電子サイクロトロン共鳴）プラズマによってト
レンチ溝を加工する工程と、上記トレンチ溝加工工程よ
りも低い圧力のフッ素系ガスを導入し、低いパワーのＥ
ＣＲプラズマ雰囲気で上記シリコン基板のトレンチ底面
を加工する工程とを含んでトレンチキャパシタをもつ半
導体装置を製造する。
る方法に於いて、マスクされたシリコン基板にＥ ＣＲ
（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎ
ａｎｃｅ電子サイクロトロン共鳴）プラズマによってト
レンチ溝を加工する工程と、上記トレンチ溝加工工程よ
りも低い圧力のフッ素系ガスを導入し、低いパワーのＥ
ＣＲプラズマ雰囲気で上記シリコン基板のトレンチ底面
を加工する工程とを含んでトレンチキャパシタをもつ半
導体装置を製造する。
〈作用〉
ＥＣＲプラズマを利用するシリコン基板のエツチング加
工は、低いガス圧即ち高い真空度の状態で高い密度のイ
オンを得ることができるため、直進性のすぐれた異方性
エツチング加工を施こずことができ、アクペクト比の大
きいトレンチ溝をも高精度に加工することができ、また
イオンに対してほとんど加速エネルギを加えることなく
弱いイオンエネルギでエツチング加工することができる
ため、加工損傷の少ないエツチングを施こすことができ
、直進加工によってトレンチ底面に生じた損傷を除き、
全体として損傷の少ないトレンチ溝を作成することがで
きる。
工は、低いガス圧即ち高い真空度の状態で高い密度のイ
オンを得ることができるため、直進性のすぐれた異方性
エツチング加工を施こずことができ、アクペクト比の大
きいトレンチ溝をも高精度に加工することができ、また
イオンに対してほとんど加速エネルギを加えることなく
弱いイオンエネルギでエツチング加工することができる
ため、加工損傷の少ないエツチングを施こすことができ
、直進加工によってトレンチ底面に生じた損傷を除き、
全体として損傷の少ないトレンチ溝を作成することがで
きる。
〈実施例〉
ＥＣＲエツチングは、コイルによる磁界とマイクロ波と
の作用によって電子サイクロトロン共鳴を起こさせ、そ
の電子の運動によって気体加熱が生じプラズマが発生す
ることを応用するものである。このようなＥＣＲ型エツ
チング装置を用いてシリコン基板にトレンチ溝を加工し
た場合、従来のＲＩＥ技術による溝加工に比べて平均自
由工程の長い低エネルギイオンが試料に方向性をもって
入射するため、異方性にすぐれまた高速でかつ高選択比
のエツチング特性が得られる。
の作用によって電子サイクロトロン共鳴を起こさせ、そ
の電子の運動によって気体加熱が生じプラズマが発生す
ることを応用するものである。このようなＥＣＲ型エツ
チング装置を用いてシリコン基板にトレンチ溝を加工し
た場合、従来のＲＩＥ技術による溝加工に比べて平均自
由工程の長い低エネルギイオンが試料に方向性をもって
入射するため、異方性にすぐれまた高速でかつ高選択比
のエツチング特性が得られる。
発明者は上記ＥＣＲエツチングによって加工したトレン
チ溝に形成したＭＯＳキャパシタについて耐圧特性を調
べた処、集積回路を構成する容量として必ずしも充分な
耐圧が得られないことが判明した。そこでトレンチ溝の
どの部分がＭＯＳキャパシタの耐圧不良に最も影響する
かを試験した結果、ＥＣＲエツチングによって加工した
トレンチ溝では、トレンチ溝底面がＭＯＳキャパシタの
耐圧不良に影響していることが明らかになった。
チ溝に形成したＭＯＳキャパシタについて耐圧特性を調
べた処、集積回路を構成する容量として必ずしも充分な
耐圧が得られないことが判明した。そこでトレンチ溝の
どの部分がＭＯＳキャパシタの耐圧不良に最も影響する
かを試験した結果、ＥＣＲエツチングによって加工した
トレンチ溝では、トレンチ溝底面がＭＯＳキャパシタの
耐圧不良に影響していることが明らかになった。
その原因を調べた処、第１表に示すようにトレンチ溝の
側壁と底面とで著しく欠陥の密度が異なることが観測さ
れ、これが耐圧不良の大きな原因になっている。
側壁と底面とで著しく欠陥の密度が異なることが観測さ
れ、これが耐圧不良の大きな原因になっている。
表１ トレンチキャパシタの側面と底面の欠陥上記トレ
ンチ溝加工は、ガス種としてＣ２Ｂｒ２Ｆ４゜Ｃ１２及
びＳＦ６ の混合ガスを１．９Ｐａ程度の圧力で反応室
に供給し、６００Ｗ程度のマイクロ波電力によってエツ
チング加工したもので、シリコン基板の加工速度は約５
０００Ｒ／ｍｉｎ であった。
ンチ溝加工は、ガス種としてＣ２Ｂｒ２Ｆ４゜Ｃ１２及
びＳＦ６ の混合ガスを１．９Ｐａ程度の圧力で反応室
に供給し、６００Ｗ程度のマイクロ波電力によってエツ
チング加工したもので、シリコン基板の加工速度は約５
０００Ｒ／ｍｉｎ であった。
上記−次のＥＣＲエツチングによるトレンチ溝加工では
、エツチングの直進性がすぐれているため溝側壁におけ
る欠陥密度は上述のように非常に少なくなる。しかし反
面エツチング進行面である溝底面では７５個／ｄの高い
密度で欠陥が発生する。従って上記−次のＥＣＲエツチ
ングに続いて同じＥＣＲ型エツチング装置を利用し、底
面の欠陥を軽減するべく二次加工を施こす。即ち、ＮＦ
３゜ＣＦ４．ＳＦ６等のフッ素ガスを上記−次加工に比
べて低い、例えば０．０４Ｐａ程度のガス圧で供給し、
μ減電力１００Ｗ程度の小エネルギで加工する。
、エツチングの直進性がすぐれているため溝側壁におけ
る欠陥密度は上述のように非常に少なくなる。しかし反
面エツチング進行面である溝底面では７５個／ｄの高い
密度で欠陥が発生する。従って上記−次のＥＣＲエツチ
ングに続いて同じＥＣＲ型エツチング装置を利用し、底
面の欠陥を軽減するべく二次加工を施こす。即ち、ＮＦ
３゜ＣＦ４．ＳＦ６等のフッ素ガスを上記−次加工に比
べて低い、例えば０．０４Ｐａ程度のガス圧で供給し、
μ減電力１００Ｗ程度の小エネルギで加工する。
第２表は上記二次のＥＣＲエツチングを施した後の欠陥
密度を示す。
密度を示す。
第２表 低バイアスエツチングによる
損傷層除去の効果
即ち二次ＥＣＲエツチング加工によって欠陥密度の高い
トレンチ溝断面の損傷層は除去され、欠陥の非常に少な
い表面層をもったトレンチ溝を作成し得る。
トレンチ溝断面の損傷層は除去され、欠陥の非常に少な
い表面層をもったトレンチ溝を作成し得る。
第１図は表面にマスク２を形成したシリコン基板１に対
して、上記−次のＥＣＲエツチング加工によりトレンチ
溝３を形成し、これを更に二次の小エネルギによるＥＣ
Ｒエツチングを施こして底面４を軽くエツチングし、表
面の欠陥層を除去したトレンチ溝断面を示す。
して、上記−次のＥＣＲエツチング加工によりトレンチ
溝３を形成し、これを更に二次の小エネルギによるＥＣ
Ｒエツチングを施こして底面４を軽くエツチングし、表
面の欠陥層を除去したトレンチ溝断面を示す。
上記ＥＣＲ型エツチング装置による２段階加工によれば
、まず損傷層をトレンチ溝の底面部のみの発生にとどめ
た形態でトレンチ溝を加工し、弓キ続いてフッ素系ガス
の低バイアスプラズマエツチングにより加工寸法シフト
を伴うことなく損傷層を除去することができる。
、まず損傷層をトレンチ溝の底面部のみの発生にとどめ
た形態でトレンチ溝を加工し、弓キ続いてフッ素系ガス
の低バイアスプラズマエツチングにより加工寸法シフト
を伴うことなく損傷層を除去することができる。
〈効果〉
以上本発明によれば、シリコン基板へのトレンチ溝のエ
ツチング加工の信頼性が向上し、大容量ダイナミックメ
モリ等の超ＬＳＩを高精度に作製することができ、高密
度集積回路の信頼性及び歩留を著しく高めることができ
る。
ツチング加工の信頼性が向上し、大容量ダイナミックメ
モリ等の超ＬＳＩを高精度に作製することができ、高密
度集積回路の信頼性及び歩留を著しく高めることができ
る。
第１図は本発明による一実施例のシリコン基板断面図、
第２図（ａ） 、 （ｂ）は従来方法によって加工した
トレンチ溝を示すシリコン基板断面図である。 １：シリコン基板、２：マスク、３ニドレンチ溝、４ニ
ドレンチ溝底面。
第２図（ａ） 、 （ｂ）は従来方法によって加工した
トレンチ溝を示すシリコン基板断面図である。 １：シリコン基板、２：マスク、３ニドレンチ溝、４ニ
ドレンチ溝底面。
Claims (1)
- 【特許請求の範囲】 １、シリコン基板にほぼ垂直のトレンチを形成する方法
に於いて、 マスクされたシリコン基板にＥＣＲプラズマによってト
レンチを加工する工程と、 上記トレンチ加工工程よりも低い圧力のフッ素系ガスを
導入し、低いパワーのＥＣＲプラズマ雰囲気で上記シリ
コン基板のトレンチ溝底面を加工する工程とからなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17326788A JPH0223615A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17326788A JPH0223615A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223615A true JPH0223615A (ja) | 1990-01-25 |
Family
ID=15957280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17326788A Pending JPH0223615A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223615A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4339465A1 (de) * | 1993-11-19 | 1995-05-24 | Gold Star Electronics | Verfahren zur Behandlung der Oberfläche eines Siliciumsubstrats |
| WO2002023611A3 (en) * | 2000-09-15 | 2002-08-22 | Applied Materials Inc | Integration of silicon etch and chamber cleaning processes |
| WO2002015249A3 (en) * | 2000-08-12 | 2002-09-12 | Applied Materials Inc | Integrated shallow trench isolation process |
| JP2007324503A (ja) * | 2006-06-05 | 2007-12-13 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置の製造方法 |
-
1988
- 1988-07-12 JP JP17326788A patent/JPH0223615A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4339465A1 (de) * | 1993-11-19 | 1995-05-24 | Gold Star Electronics | Verfahren zur Behandlung der Oberfläche eines Siliciumsubstrats |
| WO2002015249A3 (en) * | 2000-08-12 | 2002-09-12 | Applied Materials Inc | Integrated shallow trench isolation process |
| US6677242B1 (en) | 2000-08-12 | 2004-01-13 | Applied Materials Inc. | Integrated shallow trench isolation approach |
| WO2002023611A3 (en) * | 2000-09-15 | 2002-08-22 | Applied Materials Inc | Integration of silicon etch and chamber cleaning processes |
| CN100386851C (zh) * | 2000-09-15 | 2008-05-07 | 应用材料有限公司 | 基片加工方法和基片加工系统 |
| JP2007324503A (ja) * | 2006-06-05 | 2007-12-13 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置の製造方法 |
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