KR100762524B1 - 반도체장치의 제조방법 - Google Patents

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

콘택트홀 형성에서, 베이스 실리콘기판 또는 배선층에 형성되는 손상(damage)층의 억제와 고저항층의 제거를 효율적으로 행하고, 콘택트 저항의 저감을 실현한다.
본 발명은, 이온에너지 및 O2유량을, 에칭깊이의 진행에 따라 저감하는 에칭공정에 의해 콘택트홀을 형성하고, 베이스에 형성되는 손상층을 억제한다. 그리고, 수소 혹은 수소를 함유하는 가스 플라즈마를 이용한 고저항층 제거공정을 도입함으로써 저(低)콘택트 저항을 도모할 수 있다.
이온에너지, 콘택트홀, 가스 플라즈마

Description

반도체장치의 제조방법{PROCESS FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 본 발명에서 이용하는 드라이에칭 장치의 개략도,
도 2는 본 발명의 실시예 1에 관한 반도체장치의 제조공정 중에서의 요부 단면도,
도 3은 본 발명의 실시예 1에 앞서 발명자 등이 검토한 반도체장치의 제조공정 중에서의 요부 단면도,
도 4는 본 발명의 실시예 1에 관한 반도체장치의 제조공정 중에서의 요부 단면도,
도 5는 (a) 이온에너지 제어를 사용하지 않는 에칭의 경우와, (b) 이온에너지 제어를 사용하는 본 발명에 관한 에칭의 경우에 있어서 각각의 이온에너지 Vpp와 에칭시간과의 관계를 나타내는 특성도,
도 6은 본 발명의 실시예 2에 관한 홀 측벽에 부착하는 정미(正味)의 퇴적량의 홀 애스펙트비에 대한 의존성을 나타내는 특성도,
도 7은 본 발명에 관한 최대 애스펙트비와 발광강도비(C2/O 비)와의 관계를 나타내는 특성도,
도 8은 본 발명에 관한 측벽 퇴적량과 애스펙트비와의 관계를 나타내는 특성 도,
도 9는 본 발명에 관한 O2유량과 에칭시간과의 관계의 특성도,
도 10은 본 발명의 실시예 3에 관한 반도체장치의 제조공정 중에서의 요부 단면도,
도 11은 본 발명의 실시예 4에 관한 반도체장치의 제조공정 중에서의 요부단면도,
도 12는 본 발명의 실시예 5에 관한 반도체장치의 제조공정 중에서의 요부 단면도,
도 13은 본 발명의 실시예 6에 관한 멀티챔버(multichamber) 방식의 반도체 처리시스템을 나타내는 평면도,
도 14는 본 발명의 실시예 7에 관한 멀티챔버 방식의 반도체 처리시스템을 나타내는 평면도,
도 15는 본 발명의 실시예 4에 앞서 발명자 등이 검토한 반도체장치의 제조공정 중에서의 요부 단면도이다.
(부호의 설명)
1 진공용기
2 공심코일
3 가스 도입관
3a, 3b 가스 도입구,
4 동축선로
5 정합기
6 450MHz 전원
8 13.56MHz 전원
9 하부전극
10 피가공 시료
11 고주파 바이어스 전원
12 블록킹 콘덴서
13 가스 유량계
14 진공배기계
15 콘덕턴스 밸브
16 어스전위 도체판
17 유전체
18 원판모양 도체판
19 실리콘 원판
20 척부
21 포커스링
22 콘덴서
23 실리콘 웨이퍼
24 게이트 산화막
25 게이트 전극
26 캡층
27 산화막
28 반사 방지막
29 레지스트 마스크
30 손상층
31 고저항층
32 플로로카본막
33 다결정 실리콘
34 갭
35 곡선
36 곡선
37 곡선
38 실리콘 웨이퍼
39 게이트 산화막
40 게이트 전극
41 캡층
42 플러그
43 산화막
44 산화막
45 반사 방지막
46 레지스트 마스크
47 콘택트홀
48 콘택트홀
49 STI(얕은 홈 소자분리)
50 능동영역
51 로드록실
52 웨이퍼 반송로보트
53 에칭실
54 에이싱실
55 고저항층 제거실
56 언로드록실
57 드라이 세정실
본 발명은 반도체장치의 제조기술에 관한 것으로, 특히 반도체장치의 제조과정에서의 층간 절연막의 드라이에칭 기술에 관한 것이다.
VLSI, ULSI 등의 반도체장치의 제조방법에서는, 반도체 웨이퍼(이하, 간단히 웨이퍼라 함)의 주면에 형성된 트랜지스터간 및 금속배선간을 전기적으로 접속하기 위해, 트랜지스터 구조의 상부 및 배선간에 형성된 층간 절연막(주로 산화규소를 주성분으로 하는 박막, 이후, 산화막이라고 함)에, 플라즈마를 이용한 드라이에칭 기술을 이용한 미세한 콘택트홀이 형성되고, 그 콘택트홀 내에 반도체 혹은 금속이 충전된다. 그리고, 이 반도체 혹은 금속을 통하여 트랜지스터간 및 금속배선간이 전기적으로 접속된다.
드라이에칭 기술은, 진공용기 내에 도입된 에칭가스를 외부에서 인가된 고주파 전력에 의해 플라즈마화 하고, 플라즈마 중에서 생성된 반응성 라디컬이나 이온을 웨이퍼상에서 높은 정밀도로 반응시킴으로써, 피(被)에칭막(층간절연막)을 선택적으로 에칭하는 기술이다.
반도체장치의 미세화, 고속화에 따라, 드라이에칭 기술에 의해 형성된 콘택트홀 내에서의 베이스 반도체층 혹은 베이스 배선과 충전된 금속과의 콘택트 저항을 저감하는 것은 중요한 과제이다.
드라이에칭 가공된 콘택트홀(스루홀) 내에서의 콘택트 저항을 저감시키는 기술 혹은 콘택트홀의 저면에서의 배선부식을 방지하는 기술로서 이하의 방법이 알려져 있다.
(1) 일본특허공개 평 4-286115호 공보(선행기술 1) :
이 선행기술 1에는, 콘택트홀 내의 이물제거 및 저(低)저항화를 위해, 에칭 후에, 가열된 수소를 포함하는 분위기 혹은 수소플라즈마를 포함하는 분위기, 또는 수소플라즈마와 염소플라즈마를 포함하는 분위기에 노출하여 콘택트홀 내에 적층한 퇴적물을 제거하는 기술이 개시되어 있다.
(2) 일본특허공개 평 11-251294호 공보(선행기술 2) :
이 선행기술 2에는, 베이스에 금속 실리사이드가 있는 경우를 전제로 한 저저항 콘택트의 형성기술이 개시되어 있다. 이 선행기술 2에 의하면, 콘택트홀 형성 후의 레지스트 마스크를 에이싱에 의해 제거하는 경우, 금속 실리사이드의 산화를 방지하기 위해, 질소계 활성종을 이용한다.
(3) 일본특허공개 평 11-145282호 공보(선행기술 3) :
이 선행기술 3에는, 스루홀 저면(底面)에서의 Al 배선 등의 부식을 발생시키지 않고, 스루홀 측벽에 부착하고 있는 Al 등의 금속을 포함하는 퇴적막을 제거하는 기술이 개시되어 있다. 이 선행기술3에 의하면, 환원성 가스인 BCl3 플라즈마로 스루홀 내의 퇴적물을 제거한 후, H 및 O를 포함하는 플라즈마로 레지스트 에이싱을 행한다.
또한, VLSI, ULSI 등의 반도체장치의 제조에는 스루풋(throughput)의 향상이 요구되고 있다. 스루풋의 향상을 도모하기 위한 제조설비로서, 이하의 멀티챔버(multichamber) 방식의 처리시스템이 알려져 있다.
(4) 미국특허 제 5292393호 명세서(선행기술 4) :
이 선행기술 4에는, 에치(etch), 성막(deposition), 스퍼터링(sputtering) 그리고 RTA(rapid thermal annealing)실로 이루어지는 멀티챔버 방식의 처리시스템 이 개시되어 있다.
0.1㎛ 이후의 설계룰(rule)에서 ULSI 디바이스를 제조하는 경우, 이하의 점이 한층 더 요구된다.
(1) 애스펙트비(콘택트홀의 깊이/콘택트홀의 직경)가 15 이상이다.
(2) 보우잉이 없는 형상(bowing-free etched shape)의 고선택 콘택트홀 에칭을 이룬다.
(3) 콘택트홀 내에서의 콘택트 저항의 저감을 도모한다.
또한, 보우잉에 대해서는, 2000 Dry Process Symposium, 네키시토(根岸等) "High-Aspect-Ratio Contact hole etching in UHF-ECR plasma" pp31-36에 개시되어 있다.
이러한 요구를 실현하기 위해, 발명자 등에 의해 콘택트홀 내에서의 콘택트 저항의 저감을 도모하는 기술이 검토되었다. 이하에 그 검토내용을 설명한다.
콘택트홀 가공은 UHF-ECR 플라즈마 에칭장치의 사용에 의해 행해졌다. 예를 들면, 진공용기 내에 CF4, CHF3, C2F6, C3F6 O, C4F8, C5F8, C4F6 등의 플로로카본(phlorocarbon) 가스, Ar로 대표되는 희가스(rare gas) 및 산소가스를 도입하고, 0.5Pa에서 10Pa의 압력영역에서 플라즈마를 형성하여, 웨이퍼에 입사하는 이온에너지를 0.5kV에서 2.5kV까지 가속함으로써 층간 절연막의 선택적인 에칭을 행하였다.
애스펙트비가 높은 콘택트홀을 형성하는 경우, 에칭정지를 억제하고, 또, 스루풋에 영향을 미치는 에칭속도를 높이는 것이 필요해진다. 이 때문에, 에칭개시에서 에칭종료까지 이온에너지를 비교적 높rh 일정하게 유지하는 에칭을 행하였다.
또한, 웨이퍼면 내에서 에칭속도의 불균일성이 있다. 이것에 기인한 웨이퍼면 내에서의 일부 콘택트홀의 비개공을 방지하는 것이 필요해진다. 이 때문에, 에칭시간을 콘택트홀 깊이에 대해 120 ~ 130% 정도로 하는 오버에칭을 행하였다. 또한, 웨이퍼면 내에서의 에칭속도의 불균일성이란, 웨이퍼의 중심부와 외주부에서 에칭속도의 차가 생기는 것을 말한다.
오버에칭은, 일부의 콘택트홀에서, 그 콘택트홀의 저면에 있는 능동영역 혹은 배선층의 표면은, 정확히 노출한 에칭시간에 대하여, 다시 20%에서 30% 정도의 시간, 높은 이온에너지에 의한 이온충격에 노출되게 된다. 즉, 그 충격에 의해 능동영역 내 혹은 그 표면에 손상(damage)을 주게 된다. 이 능동영역이란, 구체적으로는, MOS 소자로서 기능하는 단결정 실리콘 기판 내에 형성된 MOS 트랜지스터의 소스ㆍ드레인 영역을 말한다.
또한, 플로로카본 가스의 해리(解離)에 의해, 플라즈마 중에서 생성된 C라디컬이나 O라이컬이 입사이온에 의해 능동영역 내에 들어가게 된다. 이 때문에, 능동영역 내에는 SiC나 SiOx를 함유하는 고저항층이 수㎚ 깊이로 형성된다. 이 고저항층이 콘택트 저항을 증대시키는 원인이 되고 있다. 콘택트 저항의 증대는, ULSI 등 반도체장치의 고속화를 저해한다.
이 고저항층에 의한 콘택트 저항의 증대를 억제하기 위해, 콘택트홀 형성공정 후, 불소 함유량이 많은 가스, 예를 들면, CH4에 Ar이나 O2가스를 혼합한 가스계로 플라즈마를 형성하고, 500V 이하의 비교적 낮은 이온에너지로 고저항층을 제거하는 공정을 도입하는 것을 생각할 수 있다.
그러나, 가스 중에, 다량의 C(카본원소)나 O(산소원소)를 포함하고 있으므로, 콘택트홀 내의 능동영역 표면에는 고저항층이 남아 버린다. 이 때문에, 불산수용액을 함유하는 용액을 이용한 웨트처리 공정에 의해, 고저항층을 제거할 필요가 있었다.
웨트처리 공정에서는 등방적인 에칭이 진행하므로, 콘택트홀 측벽의 절연막도 동시에 없어져 버린다. 따라서, 설계치수에 대하여, 마무리 치수가 넓어져 버리는 새로운 문제가 발생한다. 특히, 1G비트 이상의 DRAM(Dynamic Random Access Memory)의 제조 프로세스에서는, 미세화를 저해하는 요인의 하나가 된다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 고집적화 및 고속화를 도모하기 위한 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 반도체장치의 제조에서의 스루풋(throughput) 향상을 도모하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에 의해 명백해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
본 발명의 반도체장치의 제조방법은 이하의 공정으로 이루어진다.
주면에 반도체층 또는 도체층을 갖는 기판에 층간 절연막을 형성하는 공정과,
상기 층간 절연막상에, 상기 반도체층 또는 도체층상에 위치하여 개구를 갖는 마스크를 형성하는 공정과,
플로로카본 가스 및 산소가스를 포함하는 가스를 플라즈마 상태로 여기한 분위기 내에서 상기 마스크의 개구를 통하여 상기 절연막을 선택적으로 에칭하고, 상기 반도체층 또는 도체층의 표면이 노출하는 절연막의 개구를 형성하는 공정과,
환원성 가스를 플라즈마 상태로 여기한 분위기 내에서, 상기 기판에 상기 분위기 내의 이온을 가속시키는 바이어스를 인가하여, 상기 개구 내로 노출한 반도체층 또는 도체층의 표면을 처리하는 공정과,
상기 개구 내에 반도체 또는 도체를 매립하는 공정으로 이루어진다.
상기 수단에 의하면, 플라즈마 에칭에 의해 노출한 반도체층 또는 도체층의 표면을, 환원성 가스(예를 들면, 수소원소를 포함하는 가스)를 플라즈마 상태로 여기한 분위기 내에서 처리함으로써, 상기 에칭시에 형성된 상기 반도체층 또는 도체층의 표면에 존재하는 탄소화합물이나 산소화합물(예를 들면, 실리콘층의 경우, SiC, SiOx를 함유하는 고저항층)이 제거된다. 즉, 상기 기판에의 바이어스 인가에 따라 그 표면은 이온충격에 의해, 굳게 결합된 화합물에 에너지가 공급되므로, 탄소(C)나 산소(O)가 용이하게 분리되고, 그리고 라디컬과의 반응에 의해 표면의 고저항층을 제거할 수 있다. 따라서, 층간 절연막의 미세한 개구(콘택트홀 또는 스루풋)내에서의 콘택트 저항의 증대를 억제할 수 있다. 즉, 반도체장치의 고집적화 및 고속화를 실현할 수 있다.
(발명의 실시형태)
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 도면에서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
(실시예 1)
본 발명의 실시에 이용하는 UHF-ECR(Electron Cyclotron Resonance) 플라즈마 에칭장치의 개략도를 도 1에 나타낸다.
우선, 에칭장치의 전체 구성을 간단히 설명한다. 본 실시예에서는 진공용기(1)의 주위에 공심코일(2)이 설치되어 있다. 진공용기(1) 내에는 가스유량계(13), 가스도입관(3) 그리고 가스도입구(3a, 3b)를 통하여 원료가스(GAS)가 도입된다. 동축선로(4), 정합기(5)를 통하여 전자파 방사 안테나에 UHF 전원(450MHz)(6)에서 발생한 전자파를 공급한다. 그리고, 상기 공심코일(2)에 의해 발생한 자장과 전자파와의 상호작용에 의해 진공용기(1) 내에 플라즈마를 발생시킨다. 또한, 상기 전자파 방사 안테나에는 RF 바이어스 전원(13.56MHz)(8)이 설치되어 있고, 프로세스에 의해 인가바이어스의 변경이 가능하다.
진공용기(1) 내에는 하부전극(9)이 있고, 그 위에 피가공 시료인 반도체기판(반도체 웨이퍼)(10)을 설치한다. 이 하부전극(9)에는, 고주파 바이어스 전원(800KHz)(11)이 블로킹 콘덴서(12)를 통하여 접속되어 있다. 고주파 바이어스 전원(11)에서 발생하는 피크-투-피크(peak to peak)전압(Vpp)은, 약 0.5kV ~ 2kV이다. 이 Vpp에 의해 플라즈마 중의 이온을 반도체 기판에 넣어, 이온충격에 의해 반도체 기판표면에 형성된 층간 절연막(산화막)의 이방성 에칭을 촉진시킨다.
본 실시예에서는 원료가스로서, C5F8과 Ar 등의 혼합가스가 이용된다. 진공용기(1) 내부는, 진공배기계(14)와 진공용기(1)와의 사이에 설치된 컨덕턴스 밸브(15)로 5 ~ 40mTorr가 되도록 조정된다.
다음에, 전자파 공급계에 대하여 상세하게 설명한다. UHF 전원에 의해 발생한 450MHz의 전자파는, 동축선로에 의해 어스전위 도체판(16)에 유전체(17)를 통하여 설치된 알루미늄제의 원판모양 도체판(18)에 공급된다. 원판모양 도체판의 지름을 소정의 길이로 해 둠으로써, 여진(勵振)모드가 유전체와의 전계에 형성된다. 본 실시예에서는 TM01 모드의 여진이 가능한 직경 약 35㎝의 도체판을 이용하고 있다. 이러한 어스전위 도체판, 유전체, 도체판으로 구성된 마이크로 스트립 안테나 구조에서는, 급전점 전위에 의해, 급전점에서의 임피던스가 변화한다. 그 값은 일반적으로 중심에서 도체판의 끝까지로, 0(zero)에서 약 300Ω이다. 따라서, 임피던스 정합을 취하여, 고효율적으로 전자파를 도체판 이면까지 수송하고, 그리고 플라즈마의 발생을 유지시키기 위해, 도 1에 나타내는 바와 같이 도체판의 중심(XO)을 피 한 편심점(Xα)에서 중심원 모양으로 급전을 행하고, 높은 축대칭성과 방사효율을 달성하고 있다. 또한, 도시하지 않지만, 동축선로에서의 전자파를 2계통으로 분할하고, 한쪽을 다른 쪽 보다도 4분의 1 파장길이 선로로 하여, 원판모양 도체판상의 2점에 공급하는 것도 가능하다. 전자파의 전송선로를 4분의 1 파장만큼 어긋나게 함으로써 위상을 90도 어긋나게 할 수 있다. 원판모양 도체판상에서 회전전장(電場)을 합성함으로써 원편파를 여기시킬 수 있다. 이것에 의해, 방사전계의 축대칭성과, 전자 사이클로트론 공명(cyclotron resonance)에 의한 전자파의 전자 운동에너지로의 흡수효과가 향상한다.
다음에, 원료가스의 도입에 대하여 설명한다. 원료가스는 원료가스 공급파이프(3)에 의해 어스전위 도체판(16)의 이면에서 도입되고 있다. TM01 모드를 여진하는 경우, 중심(XO)에서 벗어난 위치의 원주상에 전계의 노드(node)가 존재한다. 따라서, 도 1에 나타내는 바와 같이 전계강도가 최소가 되는 위치에 가스 도입구(3a, 3b)가 설치된다. 이 가스 도입구(3a, 3b)에서 가스를 도입함으로써 국소방전을 방지할 수 있다. 또한, 원판모양 도체판(18)에는 공간이 설치되어 있고, 표면에 설치된 적어도 10개 이상의 미소 홀에 의해 가스의 균일분산을 행하는 구조로 되어 있다.
원판모양 도체판(18) 표면에는 미소홀이 적어도 10개 이상 설치된 실리콘 원판(19)이 고정되어 있다. 실리콘 원판(19)은, 플라즈마 중에서 발생한 레지스트, 다결정 실리콘 등의 마스크 재료나 실리콘 질화막과 실리콘 산화막과의 선택비를 저하시키는 원인이 되는 불소 라디컬을, 소비할 수 있는 구조로 되어 있다. 이 원판모양 도체판(18)에는 적당한 온도로 조정된 냉매(冷媒)를 냉매도입관(도시하지 않음)을 통하여 도입할 수 있다. 이것에 의해, 실리콘 원판(19)의 표면을 소망의 온도로 제어 가능하게 된다.
피가공 시료 설치수단인 하부전극(9)의 중앙부에는, 피가공 시료인 웨이퍼를 유지하기 위한 척(chuck)부(웨이퍼 유지기구)(20)를 구비하고 있다. 척부(20)의 척 기구는, 예를 들면 정전척이 이용된다. 상세한 내용을 도시하고 있지 않지만, 이 정전척의 웨이퍼를 유지하는 면측은, 예를 들면 질화 알루미늄 등으로 이루어지는 세라믹스 박막 2개 사이에 동박막 등의 도체박막을 끼워 넣은 구조로 한다. 그리고, 전압공급 리드선은 코일 등으로 구성된 저주파 통과필터를 통하여 직류전압전원에 연결되어 있다.
또한, 이 웨이퍼 유지기구는, 클램프 부재에 의해 기계적으로 클램프하는 메카니컬 척이어도 된다. 또한, 이 정전척에는 도시하지 않는 전열가스 공급홀이 설치되어 있고, 예를 들면 헬륨가스를 공급함으로써, 하부전극에서 웨이퍼로의 열전도 효율을 향상시키는 것이 가능하다.
또한, 하부전극(9)의 주변부에는 원환상 부재(21)(이하, 포커스링이라 함)가 배치되어 있다. 이 포커스링은, 도체 혹은 절연체로 이루어져 있고, 고주파 바이어스 전력의 인가, 표면의 온도조정기능을 가지며, 플라즈마 중의 라디컬 분포를 균일하게 하는 작용을 가지고 있다. 즉, 포커스링은 웨이퍼 중심부와 주변부에서의 라디컬 분포를 균일하게 한다.
하부전극(9)의 전정척에 인가하는 고주파 바이어스 전력을 콘덴서(22)로 분할하고, 포커스링(21)에 공급하고 있다. 이 경우, 전력의 분할비는, 웨이퍼 전면의 시스(sheath)용량과, 상술한 콘덴서 용량의 비율로 결정되므로, 포커스링(21)에 인가하는 고주파 바이어스 전력을 변경하는데는, 콘덴서(22)를 가변으로 해 두는 것이 좋다. 또한, 도시하지 않는 임피던스 정합기를 통하여 고주파 바이어스 전력을 인가해도 동일한 효과가 있다. 또한, 상기 포커스링(21)은, 하부전극(9)과 동전위의 전극 외주부에 알루미나 등으로 이루어지는 유전체의 링을 통하여 설치해도 된다. 이 경우, 유전체가 상기 콘덴서(22)에 상당하고, 두께를 변경함으로써 용량을 변경할 수 있고, 포커스링(21)에 인가하는 고주파 바이어스 전력을 변경할 수 있다.
다음에, 도 1에 나타낸 플라즈마 에칭장치를 이용한 반도체장치의 제조과정을 도 2의 (a), (b)를 참조하여 설명한다.
피가공 시료로서 단결정 실리콘으로 이루어지는 반도체기판(실리콘 웨이퍼 : 직경 8인치)이 에칭장치의 진공처리실 내부로 반송(搬送)된다. 도 2의 (a)는 층간 절연막에 개구부(콘텍트홀)를 형성하는 단계에서의 실리콘 웨이퍼 주면상의 요부 단면도를 나타낸다.
도 2의 (a)에서, 반도체기판(23) 내에는, 깊이가 70㎚ 혹은 그 이하의 소스ㆍ드레인 영역(23a, 23b)이 형성되어 있다. 반도체기판(23)의 주면상에는, 예를 들면 두께 2㎚의 게이트 산화막(24)이 형성되어 있다. 그 게이트 산화막(24)상에 다결정 실리콘과 텅스텐이 적층형성된 두께 200㎚, 폭 100㎚의 게이트 전극(25)이 형 성되어 있다. 그리고, 게이트 전극(25)의 상면에는 캡층(26a)이, 게이트 전극(25)의 양측면에는 측벽층(26b)이 각각 형성되어 있다. 이 캡층(26a), 측벽층(26b)은 각각 실리콘 질화막으로 이루어진다. 이것에 의해 노광시에 마스크 맞댐이 어긋난 경우여도, 실리콘 질화막에 대한 산화막(층간 절연막)의 선택비가 높은 에칭조건을 선택함으로써, 게이트전극의 노출을 회피하고 있다. 이 때문에, 그 게이트전극과 산화막의 스루홀 내에 매립되는 도체층과의 사이의 전기적 쇼트를 피할 수 있다. 게이트 전극(24)상에는 층간절연막으로서 두께 2000㎚의 산화막(SiO2)(27)이 형성되어 있다. 또한, 산화막(27)의 상부에는 두께 80㎚의 반사 방지막(28) 및 두께 500㎚의 레지스트 마스크(29)가 형성되어 있다. 레지스트 마스크(29)에는 직경 120㎚의 홀패턴이 노광현상되어 있다. 그리고, 반사방지막(28)은, 도 1에 나타낸 에칭장치의 진공용기(1) 내에서 예를 들면 N2와 CF4 혼합가스에 의해, 이미 레지스트 마스크(29)의 홀 패턴에 대응하여 선택 에칭되어 있다.
이어서, 도 2의 (b)에 나타내는 바와 같이, 레지스트 마스크(29)로 산화막(27)이 에칭된다.
도 1에 나타낸 에칭장치의 진공용기(1) 내에, 예를 들면, Ar을 500㎖/min, C5F8을 15㎖/min, O2를 18㎖/min 도입한다. 또한, 진공용기(1) 내의 압력이 15mTorr가 되도록 컨덕턴스 밸브로 조정한다. 450MHz의 고주파 전력 400W에 의해 플라즈마를 생성하고, 그리고 하부전극(9)에 800kHz의 고주파 전력을 2000W(2.83W/㎠) 인가하여, 산화막(27)을 에칭한다. 이 경우, 이온에너지의 목표인 Vpp는 약 1.8kV이다. 또한, 웨이퍼 표면에서 웨이퍼 대향면인 안테나 표면까지의 거리가 30㎜가 되도록 하부전극(9)의 높이를 조정하고, 안테나에는 13.56MHz의 고주파 전력을 600W 인가한다.
이러한 처리조건에서는, 직경 120㎚의 홀 에칭속도가 약 700㎚/min이므로, 약 170초(S1)로 스루홀이 소스ㆍ드레인 영역(능동영역)까지 도달하고, 그 능동영역 표면을 노출하게 된다. 그러나, 웨이퍼면에서의 에칭속도의 차를 고려하여, 웨이퍼 전면에서의 모든 스루홀의 개구를 확실한 것으로 하기 위해, 도 5의 (a)에 나타내도록 에칭시간을 190초(S2)로 하였다. 이때의 단면형상을 도 2의 (b)에 나타낸다. 그리고, 도 3의 (a) ~ 도 3의 (d)는 그 단면형상을 상세하게 도시한 단면도이다. 또한, 도 3의 (a) ~ 도 3의 (d)에서는, 도 2에 나타낸 게이트 산화막, 게이트 전극 및 측벽층은 생략하였다.
웨이퍼면 내의 위치에 의해서는, 베이스 능동영역까지 도달한 후, 에칭이 종료하기까지의 시간인 약 20초(S2 - S1) 동안, 약 1.8kV의 높은 이온에너지로, 능동영역(소스ㆍ드레인 영역)이 충격받게 된다. 이 때문에, 도 3의 (a)에 나타내는 바와 같이, 능동영역에는 결정결함이 발생해 있는 손상층(30)이 약 50㎚의 두께로 형성된다. 또한, 능동영역의 표면(손상층(30)의 상부)에는 SiC, SiOx를 함유하는 고저항층(31)이 수 ㎚형성된다. 또한, 홀 내면에는 플로로카본막(32)이 퇴적한다. 상기 고저항층(31)은 , 이하의 메카니즘에 의해 형성된다고 생각된다.
플라즈마 중의 C 라디컬, O 라디컬이 에너지를 갖는 이온에 의해 능동영역( 단결정 실리콘) 중에 삽입되거나 혹은, 탄소(C)나 산소(O) 자체가 C+이나 O+처럼 이온이 되어, 그것들이 능동영역 중에 삽입된다. 그리고, 탄소(C)나 산소(O)와 실리콘과 결합함으로써 고저항층(31)이 형성된다.
그래서 우선, 본 실시예에 의하면, 손상층(31)을 저감하기 위해, 이하의 에칭방법에 의해 콘택트홀이 형성된다.
도 5의 (b)에 나타내는 바와 같이, 콘택트홀 에칭개시시(1st stage)에는 하부전극(9)에 인가하는 800kHz의 고주파 전력을 2000W(2.83W/㎠)로 하였다. 그리고, 에칭이 150초 진행한 후(2nd stage)에, 850W(1.20W/㎠)로 전환한다. 이 조건으로 에칭을 행하면 에칭 개시시에서 150초까지는, 이온에너지의 목표인 Vpp는 약 1.8kV이지만, 150초 후부터는 약 1.0kV까지 저감한다. 고주파 전력 850W에 의한 스루홀의 에칭속도는 약 400㎚로 저감한다. 오버에칭량을 일정하게 하기 위해, 토탈 에칭시간을 220초로 설정한다. 이것에 의해 , 베이스 실리콘 표면이 노출한 후 약 30초간은 Vpp = 약 1.0kV인 비교적 저(低)이온에너지로 능동영역의 실리콘 표면을 충격하게 된다.
따라서, 도 3의 (a)에 비해 도 4의 (a)에 나타내는 바와 같이 손상층(30)(깊이)이 저감된다. 또한, 도 4의 (a)에 나타내는 바와 같이 손상층(30)의 상부에 형성되어 있는 고저항층(31)도 들어오는 C나 O의 량이 감소하기 때문에 저감할 수 있다. 또한, 도 4의 (a) ~ 도 4의 (d)에서도, 도 2에 나타낸 게이트 산화막, 게이트 전극 및 측벽층은 생략하였다.
도 5의 (b)에서 나타내는 에칭의 초기단계(1st stage)에서의 하부전극에 인가하는 800kHz의 고주파 전력은, 1000W(1.42W/㎠)에서 3000W(4.25W/㎠)의 범위로 하고, 전환시(2nd stage)에, 그것을 1/2 이하로 저감해도 동일한 효과를 얻을 수 있다.
또한, 손상층의 저감을 위해, 애스펙트비와의 관계로 이온에너지 제어가 고려된다.
도 6은 에칭이 진행하고 있는 상태에서의 정미(正味)의 측벽 퇴적량과 애스펙트비의 관계를 구한 개념도이다. 퇴적성 라디컬인 C, CF2에서 F나 O에 의한 퇴적막의 에칭량을 뺀 값이다. 홀 상부에서는 C에 비해 F나 O의 라디컬량이 많으므로 퇴적량은 적지만, 애스펙트비 3에서 4 부근에서 피크를 갖는다. 또한 애스펙트비가 높아지면 퇴적량은 감소하고, 다시 애스펙트비 7에서 8 정도로 재차 증가한다.
그래서, 입사 이온에너지를 스텝제어(도 5의 (b)), 즉 하부전극에 인가하는 고주파 전력을 스텝모양(디지털)에 인가하는 대신에, 에칭개시는 이온에너지를 낮게 억제하여, 에칭의 진행과 함께 이온에너지를 증가시킨다. 그리고, 애스펙트비 3에서 4 부근에서 최대로 한 후, 재차 저하시키는 연속제어, 즉 Vpp를 리니어 제어함으로써, 마스크 선택비의 향상도 손상층의 저감을 보다 효과적으로 실현 가능하게 된다.
그런데, 도 5의 (a)에서, 전환시간의 150초는, Vpp를 약 1.8kV에서 약 1.0kV로 저감시켜도 깊이 2200㎚ 정도까지 에칭이 진행하는 한계의 시간이다. 그것보다 짧은 전환시간으로 Vpp를 저감하면 에칭이 진행하지 않고 정지해버린다. 에칭이 진행하는지의 여부는 홀 저부에 퇴적하는 플로로카본계의 퇴적막 두께와 이온에너지의 관계로 결정된다. 애스펙트비가 어떤 값 보다도 작은 경우, 부착계수가 작은 라디컬이 홀 저부에 입사하고, 퇴적막 두께가 두꺼워져, 에칭이 정지해 버린다.
따라서, 홀 에칭의 진행상황을, 예를 들면 광학간섭계를 이용하여 리얼타임으로 관측하고, 어떤 최적의 애스펙트비까지 도달한 후, 이온에너지를 저감한다. 이것에 의해, 에칭장치의 상태가 다소 변화해도 에칭정지의 문제는 없고, 안정한 에칭결과가 얻어진다. 여기서, 에칭장치의 상태란, 진공용기 내의 퇴적막의 두께, 장시간 사용 후의 상태, 장치간의 미묘한 차를 말한다.
또한, 산화막 에칭의 경우, 도 7에 나타내는 바와 같이, 에칭정지에 기여하는 라디컬종의 하나인 C2(516㎚ 부근)와, 퇴적막을 제거하는 라디컬종의 하나인 O(777㎚ 부근)과의 비(C2/O)가 에칭정지하는 애스펙트비와 좋은 상관관계에 있다. 따라서, 광학간섭계로 에칭깊이를 직접 계측하는 대신에, 이 C2/O비를 모니터하고, 이온에너지, 즉, Vpp를 제어한다. 이것에 의해, 에칭장치의 상태가 다소 변화해도 에칭정지의 문제없이, 안정한 에칭결과를 얻을 수 있다.
콘택트홀 깊이가 애스펙트비 4 이하로 얕은 경우에 대하여 설명한다. 이 경우, 홀 내에서의 퇴적막의 두꺼운 위치와, 산화막과 베이스막의 경계위치가 거의 일치한다. 따라서, 통상의 O2 유량 보다도 약간 O2 유량을 증가시킴으로써 에칭의 진행을 확보, 즉, 산화막 에칭 도중에 에칭스톱을 회피시키면서 도 5의 (a)에 나타내 는 이온에너지 제어프로세스를 채용함으로써 손상층을 저감할 수 있다.
도 3 및 도 4를 참조하여 고저항층의 제거방법을 설명한다.
우선, 도 3의 (b)에 나타낸 바와 같이, 홀 에칭 후에 Ar, CF4, O2 혼합가스로 플라즈마를 형성하고, Vpp가 500V 이하의 저(低)바이어스 조건에서 고저항층 제거가 행해졌다. 이 결과, 수 ㎚였던 고저항층은 제거되었지만, 가스중에 C나 O의 원소를 함유하기 때문에, 약간이지만 고저항층은 잔존해버리는 것이 명백해졌다.
그래서, 본 실시예에서는, 도 4의 (b)에 나타내는 바와 같이, 우선 O2 가스를 주체로 하는 에이싱 공정에 의해, 레지스트 마스크, 반사방지막, 플로로카본막을 제거한다.
그 후, 도 4의 (c)에 나타내는 바와 같이 Ar, H2의 혼합가스 플라즈마에 노출하고, Vpp가 500V 이하의 저(低) 바이어스 조건으로 처리를 행한다. 예를 들면, Ar을 100㎖/min, H2를 200㎖/min으로 가스압력을 4Pa로 하고, 450MHz의 고주파 전력 800W로 플라즈마를 발생시켜, 하부전극에 800kHz 고주파 전력을 10 ~ 300W(0.014 ~ 0.42W/㎠) 인가한다. 이 경우, 웨이퍼 표면에서 웨이퍼 대향면인 안테나 표면까지의 거리는 90㎜이며, 안테나에는 13.56MHz의 고주파 전력을 100W 인가한다. 특히, 800kHz 고주파 전력을 200W 인가하여 Vpp가 약 350V인 경우, 수소 라디컬의 환원작용에 의한 C, O가 빠지거나, 혹은 고저항층 자체의 에칭에 의해, 고저항층은 효율적으로 제거된다.
Ar과 H2의 혼합가스 대신에, 예를 들면 NH3, H2, N2H4 의 적어도 1종류이거나, 혹은 NH3, H2, N2H4의 적어도 1종류와, Ar, He, Xe, Ne, Kr의 적어도 1종류의 혼합가스여도 되며, 특히, NH3의 혼합비를 10 ~ 80%로 함으로써, 고저항층 중에 함유되는 C가 CN이나 CH의 휘발성 가스로서 효과적으로 이탈, 제거된다.
또한, 본 실시예에서는 가스압력을 4Pa로 하였지만, 0.3 ~ 300 Pa의 압력범위에서도 동일한 효과를 얻을 수 있다. 이들 가스중에는, C나 O가 포함되어 있지 않으므로, 재차 콘택트홀 바닥에 SiC나 SIOx를 함유하는 고저항층을 형성하지 않고, 효율적인 세정이 가능하다.
도 3으로 되돌아가, 도 3의 (b)에 나타내는 잔존하는 고저항층(31)을 완전히 제거하기 위해, O2가스 주체의 에이싱 공정 후, 예를 들면 HF 수용액으로 대표되는 웨트세정을 생각할 수 있다. 이 경우, 도 3의 (c)에 나타내는 바와 같이 등방적인 에칭이 진행하고 패턴이 설계치수 보다도 큰 경향이 있었다. 또한, 플라즈마 가스중에 다량의 F를 향유하고 있으므로, 베이스 실리콘(30)을 깎아버린다. 그리고, 콘택트홀 형성 후에 다결정 실리콘의 플러그(33)를 매립한 경우, 패턴치수가 크기 때문에, 도 3의 (d)에 나타내는 바와 같이 플러그에 갭(gap)(34)이 들어가, 매립 이상이 발생한다.
본 실시예에서는, 상술의 에칭방법에 의해 고저항층 제거공정(도 4의 (c) 참조)으로 완전히 고저항층을 제거할 수 있다. 이 때문에, 에이싱 공정 후의 상기 웨 트세정으로의 부담이 경감되고, 등방적인 에칭을 억제할 수 있다. 이 때문에, 스루홀 직경의 확장을 억제하여 반도체장치의 미세화에 공헌할 수 있다.
또한, 본 실시예에서는, 플라즈마 가스중에 다량의 F를 함유하고 있지 않으므로, 도 3의 (c)에 나타내는 바와 같이 베이스 실리콘을 깎아버리는 것을 해소할 수 있다.
또한, 도 3의 (d), 도 4의 (d)에 각각 대비한 바와 같이, 다결정 실리콘의 플러그(33)의 형상에 차가 보였다. 즉, 웨트세정을 도입한 콘택트홀에 다결정 실리콘의 플러그(33)를 매립한 경우, 패턴치수가 크기 때문에, 도 3의 (d)에 나타내는 바와 같이, 플러그에 갭(34)이 들어가 매립 이상이 발생하는 경우가 있었다. 한편, 본 실시예에서는 패턴치수가 큰 것이 해소되고, 도 4의 (d)에 나타내는 바와 같이 정상적인 매립이 행해졌다. 단, 이 경우, H를 포함하는 가스를 이용하므로, H가 실리콘 기판 중에 깊게 진입하지만, 적온(適溫)의 어닐처리를 시행함으로써 회복할 수 있다. 따라서, 고저항층 제거공정 후에 어닐처리공정을 삽입하면 반도체장치의 성능으로서의 문제는 없다. 또한, 고저항층 제거공정 후에 어닐처리공정이 포함되어 있으면, 굳이 별도의 어닐공정을 삽입할 필요가 없고, 공정수를 증가시키지 않고 고저항층 제거를 행하는 것이 가능하다.
본 실시예는 도 1의 UHF-ECR 에칭장치에 한정하지 않고, ICP, μ파-ECR, 2주파 여기 평행 평판형의 각종 에칭장치여도 동일한 효과를 기대할 수 있다.
(실시예 2)
실시예 1의 콘택트홀 에칭공정에서의 이온에너지 제어 대신에, 플라즈마 중 의 라디컬량을 제어하는 실시예를 이하에 설명한다.
앞에 기술한 바와 같이, 에칭정지는 홀 저면에 퇴적하는 플로로카본 막두께와 이온에너지의 관계로 결정된다. Ar과 C5F8가스를 이용한 산화막 에칭의 경우, 플라즈마 중에서의 해리(解離)에 의해, CF2, F, O 및 C가 주로 발생한다(이들 원자나 분자의 각 명칭에 라디컬을 붙인 경우도 있다). 이 이외에도, CF3, CF, C2F4, C3F7 등이 발생하지만 콘택트홀 에칭공정에서 큰 영향을 미치지 않으므로, 여기서는 생략한다.
CF2, F, O 및 C 각각의 홀 측면에서의 측벽부착계수(S)의 관계는, 다음의 식에서 나타난다.
SC > SF = SO > SCF2 ㆍㆍㆍ식
편의상, F나 O에 대해서도 부착계수로 나타내었지만, 이 부착계수는 퇴적막의 에칭확률과 대응한다. 상기 부착계수의 관계를 이용하여, Ar, C5F8, O2 혼합가스 프로세스에서의 각 라디컬의 측벽 부착량의 홀 애스펙트비 의존성을 구한 개념도를 도 8에 나타낸다.
도 8에서, 곡선(35)은 C(카본)의 측벽 퇴적량을 나타낸다. C는 부착계수가 높기 때문에, 홀 상부에서 퇴적이 많고 마스크에 대한 보호막이 될 수 있지만, 애스펙트비가 높아짐에 따라 급격히 퇴적량이 저하한다. 한편, CF2는 곡선(36)에 나타내는 바와 같이, 부착계수가 작으므로 애스펙트비가 높아져도 거의 감소하지 않는 다. 이것들에 대하여, F(불소) 및 O(산소)는 부착계수가 C와 CF2의 중간이므로, 곡선(37)에 나타내는 바와 같이, 애스펙트비가 높은 홀인 경우 저면으로의 도달량은 감소한다.
도 6에 나타낸 측벽 퇴적량과 애스펙트비의 관계에 의거하여, 애스펙트비 3에서 4 정도까지, 에칭정지가 발생하지 않는 충분한 O2 유량을 도입하면, 그 이후로는 O2 유량을 저감해도 에칭정지는 발생하지 않는다. 도 9는 본 실시예의 O2 유량의 제어방법이다. 에칭 개시시에 O2 유량을 18㎖/min으로 하고, 50초 후, 에칭깊이가 600㎚(애스펙트비 5)에 도달한 단계에서 14㎖/min으로 변경한다. 이 제어에 의해, 에칭 개시에서 종료까지 일정한 O2유량을 도입하는 프로세스에 비해, 베이스 실리콘층(영역)이 노출한 단계에서, 홀 저부의 퇴적막 두께를 두껍게 유지한다. 따라서, 이온에너지의 충격을 완화하는 것이 가능하며, 손상층의 두께를 저감할 수 있다.
여기서는 도시하지 않지만, 본 실시예에서는 스텝으로 전환하는 대신에, 연속적으로 O2유량을 제어하는 것도 포함한다. 또한, 상기 실시예 1에서 설명한 이온에너지 제어와 상기 O2유량 제어를 조합해도 효과를 기대할 수 있다.
또한, 안테나에 인가하는 13.56MHz의 전력을 에칭의 진행에 따라 조절하고, 안테나 표면에서 소비되는 F 라디컬양을 제어해도 동일한 효과가 있다.
그리고 또, 상기 실시예 1과 동일하게, 에칭깊이를 계측수단에 의해 측정하고, 그 결과를 반영시켜 O2유량을 제어해도 된다.
(실시예 3)
실시예 1에서 설명한 본 발명의 고저항 제거층 공정을 셀프얼라인 콘택트홀 가공에 적용한 경우에 대하여 도 10을 참조하여 설명한다.
우선, 도 10의 (a)에 나타낸 바와 같이, 반도체기판(실리콘 웨이퍼)(23)상에는 두께 2㎚의 게이트 산화막(24), 그 위의 일부에 다결정 실리콘과 텅스텐으로 형성된 두께 200㎚, 폭 100㎚의 게이트 전극(25)이 형성되어 있다. 게이트 전극 외주부에는 실리콘 질화막으로 이루어지는 캡층(26)이 형성되어 있다. 그 상부에는 두께 500㎚의 산화막(27), 두께 80㎚의 반사방지막(28), 직경 200㎚의 홀 패턴이 형성되어 있는 두께 500㎚의 레지스트 마스크(29)가 형성되어 있고, 반사방지막은 N2와 CF4 혼합가스에 의해 이미 에칭되어 있다. 또한, 도시하고 있지 않지만, 반도체기판(23) 내에는 소스ㆍ드레인 영역이 형성되어 있다.
이어서, 도 10의 (b)에 나타내는 바와 같이, 산화막(27)을 에칭한다. 실리콘 웨이퍼(23)는 도 1에 나타낸 에칭장치의 척부(20)상에 놓인다. 그리고, 예를 들면, Ar을 1000㎖/min, C5F8을 15㎖/min, O2를 21㎖/min 도입하고, 압력이 15mTorr이 되도록 컨덕턴스 밸브로 조정한다. 450MHz의 고주파 전력 400W에 의해 플라즈마를 생성하고, 하부전극에 800kHz의 고주파 전력을 1300W(1.84W/㎠) 인가함으로써, 산화막(27)은 플라즈마 에칭된다. 이 경우의 이온 에너지의 목표인 Vpp는 약 1.3kV이다. 또한, 웨이퍼 표면에서 웨이퍼 대향면인 안테나 표면까지의 거리가 50㎜가 되도록 하부전극의 높이를 조정하고, 안테나에는 13.56MHz의 고주파 전력을 200W 인가한다. 이 처리조건은 실리콘 질화막에 대한 산화막의 선택비가 어깨부여도 약 30 정도로 높고, 도 10의 (b)에 나타내는 바와 같이, 베이스의 실리콘 질화막을 충분히 남겨 에칭이 종료한다.
다음에, 도 10의 (c)에 나타내는 바와 같이, 베이스의 실리콘 질화막(26)을 에칭한다. 에칭조건은, 예를 들면, Ar을 200㎖/min, CHF3를 30㎖/min, O2를 20㎖/min 도입하고, 압력을 30mTorr로 한다. 웨이퍼 표면에서 웨이퍼 대향면인 안테나 표면까지의 거리가 90㎜가 되도록 하부전극의 높이를 조정하고, 450MHz의 고주파 전력을 400W, 안테나에는 13.56MHz의 고주파 전력을 200W, 하부전극에 800kHz의 고주파 전력을 400W(0.57W/㎠) 인가함으로써, 플라즈마를 형성하고, 실리콘 질화막을 에칭한다. 이 경우, 산화막에 대한 실리콘 질화막(26b)의 선택비가 높고, 게이트 산화막(24)이 남기 때문에, 재차, 도 10의 (b)일 때와 동일한 산화막 에칭조건으로 전환하여 게이트 산화막을 에칭한다. 이 조건은 실리콘과의 선택비가 높고, 반도체기판(23) 내에 형성된 소스ㆍ드레인 영역(능동영역)을 에칭해 버리는 일은 없다. 또한, 게이트 산화막(24)이 매우 얇은 경우, 혹은 이미 존재하지 않는 경우는, 상기 게이트 산화막 에칭공정은 도입할 필요가 없는 경우가 있다.
이어서, 실시예 1에서 설명한 고저항층 제거공정을 도입한다. 실시예 1의 산화막 에칭조건에 비해, 본 실시예의 질화막 에칭조건 혹은 게이트 산화막 에칭조건에서는 이온에너지가 작기 때문에, 에칭에 의해 베이스 실리콘 기판에 도입되는 손상층, 고저항층인 산화억제층은 얇고, 고저항층 제거공정에 의해 콘택트 저항은 충 분히 낮게 억제하는 것이 가능하다.
(실시예 4)
얕은 홈 소자분리인 STI(Shallow Trench Isolation) 부근에 콘택트홀을 형성하는 경우에 대하여 도 11 및 도 15를 참조하여 설명한다.
우선, 도 15에 나타내는 바와 같이, 리소그라피(lithography)의 마스크 어긋남에 의해 STI49상에 콘택트홀이 걸려버리는 경우, 산화막(27) 및 게이트 산화막(24)의 오버에칭시에 STI49를 통과하여 에칭이 진행한다. 따라서, 소스ㆍ드레인 영역(능동영역)(50)을 통과하여 베이스 실리콘(23)을 노출시키는 경우가 있다. 이 때문에, 콘택트홀 내에 매립된 도체층(금속 혹은 다결정 실리콘)에 의해, 소스ㆍ드레인 영역(50)과 베이스 실리콘(23)과의 PN접합을 쇼트시켜 버린다. 이 때문에, 전류리크가 발생하여, 메모리(DRAM) 등의 경우에는 리프레쉬 불량으로 연결된다.
이것을 방지하기 위해, 도 11에 나타내는 바와 같이, 게이트 산화막(24)상에 산화막에 대하여 선택비를 확보할 수 있는 스토퍼막으로서 실리콘 질화막(26)을 형성한다. 그리고, 상기 실시예 3에 기재된 프로세스에 따르면, STI49를 통과하는 에칭을 회피할 수 있다. 따라서, 전류리크의 문제는 해소된다.
(실시예 5)
이온에너지 제어 및 라디컬량 제어에 의한 콘택트홀 에칭공정의 적용예를 도 12를 참조하여, 이하에 설명한다.
도 12는 반도체장치 제조과정의 단면도, 특히 바이레벨 샘플(깊이가 다른 콘택트홀을 일괄 에칭하는 샘플)을 나타낸다. 또한, 도 12에서, 실리콘 웨이퍼(38) 내의 소스ㆍ드레인 영역(능동영역)은 생략되어 있다.
도 12에 나타내는 바와 같이, 실리콘 웨이퍼(38)상에는 두께 2㎚의 게이트 산화막(39), 그 위의 일부에 다결정 실리콘과 텅스텐으로 형성된 두께 200㎚, 폭 100㎚의 게이트 전극(40)이 형성되어 있다. 게이트 전극 외주부에는 실리콘 질화막으로 이루어지는 캡층(41a) 및 사이드 월(41b)이 형성되어 있다. 게이트 전극(40)과 게이트 산화막(39)상에는 두께 500㎚의 산화막(43)이 형성되어 있다. 그리고, 산화막(43)에는 셀프얼라인 콘택트(SAC) 기술에 의해 콘택트홀이 형성되어 있다. 즉, 실리콘 질화막(41b)에 대한 산화막(43)의 선택비가 높은 조건으로 에칭함으로써 콘택트홀이 형성된다. 그리고, 그 콘택트홀 내에는 다결정 실리콘으로 이루어지는 플러그(42)가 형성되어 있다.
플러그(42)가 형성된 산화막(43)의 상부에는, 두께 200㎚의 산화막(44), 두께 80㎚의 반사방지막(45), 직경 200㎚의 홀패턴이 노광현상된 두께 500㎚의 레지스트 마스크(46)가 형성되어 있다. 반사방지막은 N2와 CF4 혼합가스에 의해 이미 에칭되어 있다. 이 경우, 콘택트홀(스루홀)(47)은 다결정 실리콘으로 이루어지는 플러그(42)에 콘택트를 취하기 위한 것으로 에칭깊이는 200㎚인데 비하여, 콘택트홀(48)은 베이스 실리콘 기판과 콘택트를 취하기 위한 것이며, 에칭깊이는 700㎚이다.
이러한 에칭깊이가 다른 홀을 일괄로 에칭을 행하는 경우, 이제까지 이온에 너지, O2유량을 일정하게 에칭하고 있었다. 이 때문에, 깊은 콘택트홀이 에칭 종료하기까지, 얕은 콘택트홀의 베이스막인 다결정 실리콘 등이 깎여버려, 선택비가 저감한다는 문제가 있었다.
본 실시예에 의하면, 바이레벨 샘플의 에칭을 실시하기 위해, 에칭 깊이가 진전함에 따라, 도 5의 (a)에 나타낸 바와 같이 이온에너지를 저감하는 제어 및 도 9에 나타낸 바와 같이 O2유량을 저감하는 제어를 행한다.
따라서, 본 실시예에 의하면, 깊은 콘택트홀(48)에서의 베이스막 선택비 향상과 손상의 저감뿐만 아니라, 얕은 콘택트홀(47)에서도 베이스막 선택비의 향상 및 손상의 저감을 실현할 수 있다.
또한, 이 샘플에 대해서도, 상기 실시에 1에서 설명한 환원성 가스를 이용한 고저항층 제거공정을 도입함으로써, 효율적인 고저항층 제거 및 웨트세정처리 공정이 불필요 혹은 그 부담을 경감할 수 있는 프로세스를 구축할 수 있다.
(실시예 6)
콘택트홀 에칭공정, 에이싱공정, 고저항층 제거공정에 필요한 반도체 처리장치를 모듈화한 실시예를 이하에 설명한다.
도 13은 실시예의 멀티챔버방식의 반도체처리 시스템을 나타낸다. 이 반도체처리 시스템은, 로드록(loadlock)실(51), 웨이퍼 반송 로보트(반송실)(52), 에칭실(53), 에이싱실(54), 고저항층 제거실(55) 및 언로드록실(56)로 구성되어 있다. 도면에서 명백한 바와 같이, 에칭실(53), 에이싱실(54) 및 고저항층 제거실(55)은, 웨이퍼 반송로보트(52)를 중심으로 하여, 그 주위로 배치되어 있다.
이러한 반도체처리 시스템을 이용한 콘택트홀 에칭 프로세스를 이하에 설명한다.
도 13에 나타내는 바와 같이, 로드록실(51)에서 투입된 웨이퍼(W)는 웨이퍼 반송로보트(52)로 에칭실(53)에 도입된다. 에칭실(53) 내에서 웨이퍼는 상기 실시예 1 혹은 상기 실시예 2에서 설명한 콘택트홀 에칭 프로세스에 의해 처리된다.
계속해서, 웨이퍼는 에이싱실(54)에 도입된다. 여기서, 레지스트 마스크, 홀 내에 퇴적하고 있는 플로로카본막을 제거한다.
이어서, 웨이퍼는 고저항층 제거실(55)에 도입된다. 그리고, 실시예 1에서 설명한 방법으로 콘택트홀 저부의 고저항층을 제거한다.
언로드록실(56)에서 웨이퍼를 꺼낸다. 본 실시예에서는, 에칭, 에이싱, 고저항층 제거의 순서로 처리를 행하게 되어 있지만, 에이싱실과 고저항층 제거실을 바꾸어 넣거나, 혹은 웨이퍼의 반송순서를 변경함으로써, 에칭, 고저항층 제거, 에이싱의 순서로 처리를 행하는 것도 가능하다.
(실시예 7)
본 실시예는 상기 실시예 5에 드라이 세정실을 더 구비한 멀티챔버 방식의 반도체 처리시스템을 제공한다.
도 14에 나타내는 바와 같이, 고저항층 제거실(55)의 후단에 드라이 세정실(57)을 배치시키고 있다. 이 드라이 세정실(57) 내에서의 웨이퍼에 대한 드라이 세정방법은, 일예로서 본원 출원인에 의해 출원된 특원 2001-007158호(2001년 1월 16일 출원) 명세서에 개시된 기술이 채용된다. 즉, 드라이 세정실(57) 내부를 감압상태로 유지하고, 웨이퍼 주면에 부착하고 있는 이물을 그 주면에 고속가스류를 공급하여 제거한다. 이때, Ar가스와 같은 불활성가스가 사용된다.
본 실시예에 의하면, 드라이 일관(一貫)프로세스에서, 홀에칭에서 세정까지 행하는 것이 가능해지고, 스루풋을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시형태에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
본 발명의 실시태양을 열거하면 이하와 같다.
(1) 본 발명의 실시태양의 하나는, 진공배기수단에 의해 진공배기되는 진공용기와 진공용기에 원료가스를 도입하기 위한 가스도입수단과 피가공 시료 설치수단과 고주파 전력 도입수단을 갖는 반도체 처리장치를 이용한 반도체장치의 제조방법으로서,
상기 피가공 시료 설치수단의 주면에 설치면을 갖는 반도체기판을 배치하는 공정과,
가스도입수단에 의해 진공용기 내에 도입된 가스를 고주파 전력으로 플라즈마화 하고, 플라즈마에 의해 상기 절연막을 선택적으로 에칭하여, 상기 절연막에 콘택트홀을 형성하는 공정과, 그런 후,
상기 반도체기판에 고주파 바이어스를 인가시켜, 상기 콘택트홀이 형성된 반도체기판을 환원성 가스를 이용하여 세정 혹은 가공하는 공정을 포함한다.
상기 실시태양에 의하면, 환원성 가스를 이용하여 콘택트홀이 형성된 반도체기판을 세정 혹은 가공을 행함으로써, 콘택트홀 형성시에 베이스층에 형성되는 고저항층, 예를 들면 실리콘 기판의 경우 SiC, SiOx를 함유하는 고저항층에서 C, O를 빼내거나, 혹은 고저항층 자체를 제거함으로써, 콘택트 저항의 증대를 억제할 수 있다. 또한, 동일장치를 이용하여 처리를 행함으로써, 스루풋의 향상 및 구성장치의 저감을 도모하는 것이 가능해진다.
(2) 본 발명의 실싱태양의 하나는, 진공배기수단에 의해 진공배기되는 진공용기와 진공용기에 원료가스를 도입하기 위한 가스도입수단과 피가공 시료 설치수단과 고주파 전력 도입수단을 갖는 반도체 처리장치를 이용한 반도체장치의 제조방법으로서,
상기 피가공 시료 설치수단의 주면에 절연막을 갖는 반도체기판을 배치하는 공정과,
가스도입수단에 의해 진공용기 내에 도입된 가스를 고주파 전력으로 플라즈마화 하고, 플라즈마에 의해 상기 절연막을 선택적으로 에칭하여, 그 에칭의 과정에서 이온에너지를 저감시키는 상기 절연막에 콘택트홀을 형성하는 공정을 포함한다.
이온에너지 저감은, 에칭시에 콘택트홀 저부에 존재하고 있는 퇴적막의 막두께가 이온에너지의 진입거리에 대해 1/3 보다 얇게 된 부분에서 실행된다.
상기 실시태양에 의하면 콘택트홀 저부에 존재하고 있는 퇴적막의 막두께가 이온에너지의 진입거리에 대해 1/3 보다 얇게 된 부분에서 이온에너지를 저감해도 에칭정지는 발생하지 않고, 능동영역 표면의 손상을 저감할 수 있음과 동시에 이온에너지에 율속(律速)되는 마스크 어깨부의 선택비를 향상시키는 것이 가능해진다.
(3) 본 발명의 실시태양의 하나는, 상기 (2)에서, 절연막의 에칭깊이가 600㎚ 이상인 부분에서 이온에너지를 저감시킨다.
상기 실시태양에 의하면, 에칭 깊이가 600㎚ 보다도 깊게 된 부분에서는, 홀 저부에 퇴적하는 퇴적막 두께가 이온에너지가 진입하는 깊이에 비해 충분히 얇아지므로, 이온에너지를 저감해도 에칭정지는 발생하지 않고, 베이스 손상을 저감할 수 있음과 동시에 이온에너지에 율속되는 마스크 어깨부의 선택비를 향상시키는 것이 가능해진다.
(4) 본 발명의 실시태양의 하나는, 상기 (1)에서, 절연막을 선택적으로 에칭하는 공정, 이어서, 산소를 주체로 하는 가스에 의한 에이싱 공정, 그리고 환원성 가스를 이용하여 상기 절연막을 세정 혹은 가공하는 공정을 포함한다.
상기 실시태양에 의하면, 에이싱 후, 환원성 가스를 이용한 세정 혹은 가공공정을 삽입함으로써, 베이스막의 산화에 의한 산화막의 형성을 억제할 수 있고, 콘택트 저항을 저감할 수 있다.
(5) 본 발명의 실시태양의 하나는, 상기 (1)에서, 선택적인 에칭에 의해 상기 절연막에 스루홀을 형성하는 기간에, 상기 기판에 인가하는 고주파 바이어스 전력을 처리시간의 진행에 따라 변화시킴으로써, 상기 절연막에 입사하는 이온에너지를 조절하는 것을 특징으로 하고 있다.
상기 실시태양에 의하면, 이온에너지를 에칭의 진행상황에 맞추어 제어함으로써, 오버에칭시에 이온에 의해 충격되는 콘택트홀의 하부에 존재하는 실리콘 기판이나 배선층으로의 손상을 저감할 수 있다.
(6) 본 발명의 실시태양의 하나는, 상기 (1)에서, 선택적인 에칭에 의해 절연막을 에칭할 때에 처리시간의 진행에 따라 플라즈마 중의 라디컬량을 조절한다.
상기 실시태양에 의하면, 에칭이 진행하여 애스펙트비가 높아짐에 따라, 홀 저부에 퇴적하는 퇴적막의 막두께가 감소한다. 이때, 라디컬, 예를 들면 O나 F량을 막두께에 동기시켜 저감함으로써, 홀 저부의 퇴적막 두께를 일정하게 유지하고, 콘택트홀의 하부에 있는 실리콘 기판이나 배선층을 충격하는 이온에너지를 완화할 수 있으므로, 손상층의 형성을 억제할 수 있다.
(7) 본 발명의 실시태양의 하나는, 상기 (1)에서, 고주파 전력 도입수단으로서 전극 혹은 안테나를 가지며, 상기 전극 혹은 안테나에 제2 고주파를 인가하는 수단을 가지고, 선택적인 에칭에 의해 피가공 시료를 에칭할 때에, 제2 고주파 바이어스 전력을 처리시간에 따라 변화시킴으로써 플라즈마 중에 라디컬량을 조절한다.
상기 실시태양에 의하면, 전극 혹은 안테나에 인가하는 제2 고주파 바이어스에 의해, 플라즈마 중에서 해리가 생성되는 O나 F 등의 라디컬량을 높은 정밀도와 짧은 응답시간으로 제어함으로써 홀 저부에 퇴적하는 퇴적막의 막두께를 제어하고, 실리콘기판이나 배선층을 충격하는 이온에너지를 완화시킴으로써 손상층의 형성을 억제할 수 있다. 또한, O나 F는 레지스트나 다결정 실리콘 등 마스크 재료의 에천 트(etchant)이므로, 마스크 재료에 대한 피가공 시료의 선택비를 향상시키는 효과도 갖는다.
(8) 본 발명의 실시태양의 하나는, 상기 (1)에서, 플라즈마를 생성하는 고주파의 주파수가 10MHz 에서 900MHz이며, 전극 혹은 안테나를 이용하여 도입한다.
상기 실시태양에 의하면, 플라즈마를 생성하는 고주파 전력의 주파수를 10MHz에서 900MHz로 함으로써, 플라즈마 중의 전자온도를 저감하여 플라즈마 중에서 해리가 생성되는 라디컬량, 예를 들면 O나 F의 량을 억제하는 것이 가능해져, 라디컬량의 제어범위를 확대할 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
본 발명에 의하면, 콘택트홀 내의 손상층이나 고저항층의 형성을, 효율적으로 억제 및 제거하는 것이 가능해지며, 반도체장치의 제조수율의 향상에 공헌할 수 있다. 또한, 고저항층 제거에서, 반드시 웨트처리를 할 필요가 없어지므로 등방적인 에칭이 억제되어, 패턴피치가 좁은 콘택트홀 에칭을 실현할 수 있다. 이 때문에, 반도체 디바이스의 미세화가 가능해 진다.

Claims (34)

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  21. (a) 드라이 에칭에 의해 반도체 기판의 주면(主面)상에 형성된 절연막에 복수의 콘택트홀들을 형성하는 공정과;
    (b) 상기 반도체 기판에 고주파 전력을 인가하고, NH3, H2, N2H4의 적어도 1종류이거나, 혹은 NH3, N2H4의 적어도 1종류와 Ar, He, Xe, Ne, Kr의 적어도 1종류의 혼합가스로 이루어지는 환원성 가스를 이용하여 상기 콘택트홀들의 내부를 세정하는 공정;
    (c) 상기 절연막에서의 상기 콘택트홀들에 반도체 또는 도체를 매립하는 공정을 포함하는 반도체장치의 제조방법.
  22. 제 21항에 있어서,
    상기 콘택트홀은 NH3의 혼합비가 10% 내지 80%인 혼합가스를 이용하여 세정 혹은 가공되는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 21항에 있어서,
    상기 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 주면에 반도체층 또는 도체층을 갖는 기판상에 층간 절연막을 형성하는 공정과;
    상기 층간 절연막상에, 상기 반도체층 또는 상기 도체층상에 위치한 개구를 갖는 마스크를 형성하는 공정과;
    플로로카본(phlorocarbon) 가스 및 산소가스를 포함하는 가스가 플라즈마 상태로 여기되는 분위기 내에서 상기 마스크의 상기 개구를 통하여 상기 층간 절연막을 선택적으로 에칭함으로써, 상기 반도체층 또는 상기 도체층의 표면이 노출되는 상기 층간 절연막에서의 개구를 형성하는 공정과;
    환원성 가스가 플라즈마 상태로 여기되는 분위기 내에서, 상기 기판에 이온들을 가속시키는 바이어스를 인가함으로써, 상기 층간 절연막의 상기 개구를 통해 노출된 상기 반도체층 또는 상기 도체층의 상기 표면을 처리하는 공정과;
    상기 층간 절연막의 상기 개구내에 반도체 또는 도체를 매립하는 공정을 포함하는 반도체장치의 제조방법.
  25. 제 24항에 있어서,
    상기 환원성 가스는, NH3, H2, N2H4의 적어도 1종류이거나 혹은 NH3, H2, N2H4의 적어도 1종류와 Ar, He, Xe, Ne, Kr의 적어도 1종류의 혼합가스로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 진공배기수단에 의해 진공배기되는 진공용기와, 상기 진공용기에 원료가스를 도입하기 위한 가스도입수단과, 피가공 시료 설치수단과 고주파 전력 도입수단을 갖는 반도체 처리장치를 이용한 반도체장치의 제조방법으로서,
    상기 피가공 시료 설치수단의 주면상에 절연막을 갖는 반도체기판을 배치하는 공정과,
    상기 가스도입수단에 의해 상기 진공용기 내에 도입된 가스를 고주파 전력으로 플라즈마화하고, 플라즈마에 의해 상기 절연막을 선택적으로 에칭함으로써, 에칭 동안 이온 에너지를 환원시키는 동안, 상기 절연막에 콘택트홀을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  27. 제 26항에 있어서,
    에칭시에 상기 콘택트홀의 저부에 존재하고 있는 퇴적막의 두께가 상기 이온에너지의 진입거리의 1/3보다 더 얇게 될 때, 상기 이온에너지의 저감이 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 26항에 있어서,
    상기 절연막의 에칭 깊이가 600㎚ 이상일 때, 상기 이온에너지가 저감되는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 26항에 있어서,
    산소를 주체로 하는 가스에 의한 에이싱(ashing) 공정, 그리고 환원성 가스를 이용하여 상기 절연막을 세정 혹은 가공하는 공정은 상기 절연막을 선택적으로 에칭하는 공정에 포함되는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 26항에 있어서,
    선택적인 에칭에 의해 상기 절연막에 스루홀을 형성하는 기간에, 상기 반도체 기판에 인가되는 고주파 바이어스 전력을 처리시간의 진행에 따라 변화시킴으로써, 상기 절연막에 입사되는 이온에너지가 조절되는 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제 26항에 있어서,
    선택적인 에칭에 의해 상기 절연막을 에칭할 때에 처리시간의 진행에 따라 상기 플라즈마에서의 라디컬(radicals)량이 조절되는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 26항에 있어서,
    상기 고주파 전력 도입수단은 전극 혹은 안테나이고, 상기 전극 혹은 상기 안테나에 제2 고주파 바이어스 전력을 인가하는 수단이 제공되며, 선택적인 에칭에 의해 상기 피가공 시료를 에칭할 때에, 상기 제2 고주파 바이어스 전력을 처리시간의 진행에 따라 변화시킴으로써 상기 플라즈마에서의 라디컬량이 조절되는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 제 26항에 있어서,
    상기 고주파 전력의 주파수가 10 MHz 내지 900 MHz 인 것을 특징으로 하는 반도체장치의 제조방법.
  34. 드라이 에칭에 의해 반도체기판의 주면상에 형성된 절연막에 마스크를 이용하여 콘택트홀을 형성하는 공정과;
    에이싱에 의해 산소 가스를 이용하여 상기 마스크를 제거하는 공정과;
    상기 반도체기판에 고주파 전력을 인가하고, NH3, H2, N2H4의 적어도 1종류이거나, 혹은 NH3, N2H4의 적어도 1종류와 Ar, He, Xe, Ne, Kr의 적어도 1종류의 혼합가스로 이루어지는 환원성 가스를 이용함으로써, 상기 콘택트홀의 저부에 노출된 고저항층을 제거하는 공정을 포함하는 반도체장치의 제조방법.
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