JPH02234502A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH02234502A JPH02234502A JP1055371A JP5537189A JPH02234502A JP H02234502 A JPH02234502 A JP H02234502A JP 1055371 A JP1055371 A JP 1055371A JP 5537189 A JP5537189 A JP 5537189A JP H02234502 A JPH02234502 A JP H02234502A
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- Japan
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- signal processing
- processing circuit
- circuit
- power supply
- terminal
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- 238000010168 coupling process Methods 0.000 abstract description 2
- 238000005859 coupling reaction Methods 0.000 abstract description 2
- 230000008054 signal transmission Effects 0.000 abstract description 2
- 230000007547 defect Effects 0.000 abstract 2
- 238000005513 bias potential Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 241000277269 Oncorhynchus masou Species 0.000 description 1
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号処理回路に関し、特に異なる複数の電源
により駆動される複数の信号処理回路間において電源電
圧変動等による動作の不具合を改善する事を目的とする
信号処理回路に関する。
により駆動される複数の信号処理回路間において電源電
圧変動等による動作の不具合を改善する事を目的とする
信号処理回路に関する。
アナログ信号処理回路とディジタル信号処理回路とから
構成さｈるアナログ，ディジタル混在信号処理回路にお
いては、アナログ信号処理回路の出力信号振幅とディジ
タル信号処理回路の動作許容入力振幅整合は正常動作を
維持する上で特に重要である．一般にディジタル信号処
理回路では、使用回路素子により使用電源電圧，許容動
作入力閾値が決定され、例えば、ＣＭＯＳを使用した場
合、電源電圧５ｖ、許容動作入力閾値が４ｖ以上、１ｖ
以下とすると、アナログ信号処理回路ではディジタル信
号処理回路の正常動作を保証するには、４ｖ以上、１ｖ
以下の振幅信号を出力する必要がある．又、アナログ信
号処理回路では回路構成上、５ｖ以上の電源電圧、例え
ば９Ｖ，１２Ｖを必要とする場合が多くあり、従ってア
ナログ信号処理回路とディジタル信号処理回路では一般
に異なった電源電圧が使用され、アナログ信号処理回路
からディジタル信号処理回路への信号の伝達においては
、レベルシフト、レベル整合等を行なうインタフェース
回路が必要である． 第４図は、使用電源電圧の異なる２つの縦続接続された
信号処理回路より構成される信号処理回路の一例を示す
回路図である．第４図において、トランジスタＱ１〜（
ｌｓ％抵抗Ｒ１〜Ｒ４からなる差動増幅回路、トランジ
スタＱ４〜Ｑ７、抵抗Ｒ．〜Ｒ．かラナるエミッタフォ
ロワレベルシフト回路は第一の信号処理回路７を構成し
ている。トランジスタＱ，〜Ｑ．、抵抗Ｒ．〜１’Ｌｔ
ｔからなるＣＭＯＳインタフェース回路とＣＭＯＳディ
ジタル回路１５は第二の信号処理回路８を構成している
．トランジスタＱ １ｓ、抵抗ＲＩＩ＃ Ｒｌ。は第一
の信号処理回路の定電流回路へ電流を供給する定電流源
基準回路を構成している．基準電圧１３，１４は、差動
トランジス４Ｑ＋，Ｑｚにベースバイアスを与えている
．信号源１２は、トランジスタＱ１のベースより入力さ
れる．第１の信号処理回路７の電源端子１０には、９ｖ
の直流電圧Ｖｃｃｌが、第２の信号処理回路８の電源端
子１ｌには５ｖの直流電圧Ｖ ｃ ｃ ２が、それぞれ
印加されている。
構成さｈるアナログ，ディジタル混在信号処理回路にお
いては、アナログ信号処理回路の出力信号振幅とディジ
タル信号処理回路の動作許容入力振幅整合は正常動作を
維持する上で特に重要である．一般にディジタル信号処
理回路では、使用回路素子により使用電源電圧，許容動
作入力閾値が決定され、例えば、ＣＭＯＳを使用した場
合、電源電圧５ｖ、許容動作入力閾値が４ｖ以上、１ｖ
以下とすると、アナログ信号処理回路ではディジタル信
号処理回路の正常動作を保証するには、４ｖ以上、１ｖ
以下の振幅信号を出力する必要がある．又、アナログ信
号処理回路では回路構成上、５ｖ以上の電源電圧、例え
ば９Ｖ，１２Ｖを必要とする場合が多くあり、従ってア
ナログ信号処理回路とディジタル信号処理回路では一般
に異なった電源電圧が使用され、アナログ信号処理回路
からディジタル信号処理回路への信号の伝達においては
、レベルシフト、レベル整合等を行なうインタフェース
回路が必要である． 第４図は、使用電源電圧の異なる２つの縦続接続された
信号処理回路より構成される信号処理回路の一例を示す
回路図である．第４図において、トランジスタＱ１〜（
ｌｓ％抵抗Ｒ１〜Ｒ４からなる差動増幅回路、トランジ
スタＱ４〜Ｑ７、抵抗Ｒ．〜Ｒ．かラナるエミッタフォ
ロワレベルシフト回路は第一の信号処理回路７を構成し
ている。トランジスタＱ，〜Ｑ．、抵抗Ｒ．〜１’Ｌｔ
ｔからなるＣＭＯＳインタフェース回路とＣＭＯＳディ
ジタル回路１５は第二の信号処理回路８を構成している
．トランジスタＱ １ｓ、抵抗ＲＩＩ＃ Ｒｌ。は第一
の信号処理回路の定電流回路へ電流を供給する定電流源
基準回路を構成している．基準電圧１３，１４は、差動
トランジス４Ｑ＋，Ｑｚにベースバイアスを与えている
．信号源１２は、トランジスタＱ１のベースより入力さ
れる．第１の信号処理回路７の電源端子１０には、９ｖ
の直流電圧Ｖｃｃｌが、第２の信号処理回路８の電源端
子１ｌには５ｖの直流電圧Ｖ ｃ ｃ ２が、それぞれ
印加されている。
トランジスタＱ，のベースに入力されたアナログ信号１
２は、増幅された後、エミッタフォロワトランジスタＱ
ｓ ， Ｑ ｓを介して、さらに抵抗Ｒ３，Ｒ ｔ
ヲ介してレベルシフトされた後、ＤＣ直結にてインタフ
ェース回路の入力であるトランジスタＱｓ，Ｑ＊のベー
スに入力される．トランジスタＱ．〜Ｑ ｌＭ、抵抗Ｒ
，〜Ｒ１７で構成されるインタフェース回路は、第一の
信号処理回路７から入力されたアナログ信号をＣＭＯＳ
レベル、例えば４ｖ以上の高位レベル、又は１ｖ以下の
低位レベルの２値をとる振幅信号に変換し、端子１６よ
りＣＭＯＳディジタル回路ｌ５へ入力する．一般に集積
回路化された複数の信号処理回路間は上述のように直流
結合され、各動作点直流バイ゛７ス電位は接続されてい
る前段の動作点直流バイアス電圧により決定されるとと
もに使用する電源電圧の変動によっても影響を受ける．
ここで第４図において第１の信号処理回路７と第２の信
号処理回路８の接続点であるトランジスタＱ ｓ ，
Ｑ ＊のベースバイアス電圧を求めてみる．但し、無信
号で差動回路はバランスしているものと仮定する． 定電流基準回路を構成する抵抗Ｒｌｌに流れる電流工●
は Ｖｏ＝Ｖｃ ｃ Ｉ Ｒ＋ ・Ｉｏ ＋Ｒｚ ・Ｉｏ−
Ｖｎｍｏ４−Ｒａ ・Ｉ。
２は、増幅された後、エミッタフォロワトランジスタＱ
ｓ ， Ｑ ｓを介して、さらに抵抗Ｒ３，Ｒ ｔ
ヲ介してレベルシフトされた後、ＤＣ直結にてインタフ
ェース回路の入力であるトランジスタＱｓ，Ｑ＊のベー
スに入力される．トランジスタＱ．〜Ｑ ｌＭ、抵抗Ｒ
，〜Ｒ１７で構成されるインタフェース回路は、第一の
信号処理回路７から入力されたアナログ信号をＣＭＯＳ
レベル、例えば４ｖ以上の高位レベル、又は１ｖ以下の
低位レベルの２値をとる振幅信号に変換し、端子１６よ
りＣＭＯＳディジタル回路ｌ５へ入力する．一般に集積
回路化された複数の信号処理回路間は上述のように直流
結合され、各動作点直流バイ゛７ス電位は接続されてい
る前段の動作点直流バイアス電圧により決定されるとと
もに使用する電源電圧の変動によっても影響を受ける．
ここで第４図において第１の信号処理回路７と第２の信
号処理回路８の接続点であるトランジスタＱ ｓ ，
Ｑ ＊のベースバイアス電圧を求めてみる．但し、無信
号で差動回路はバランスしているものと仮定する． 定電流基準回路を構成する抵抗Ｒｌｌに流れる電流工●
は Ｖｏ＝Ｖｃ ｃ Ｉ Ｒ＋ ・Ｉｏ ＋Ｒｚ ・Ｉｏ−
Ｖｎｍｏ４−Ｒａ ・Ｉ。
＝Ｖｃｃｌ−Ｉ。（Ｒ＋＋＋Ｒｚ＋Ｒｓ） ＶＢＩＱ
４・・・・・・（２） ここでｖｓｍａｔ＊ ＝ ＶＢＩＱ４ ” ｖｍｇとす
ル．！− （１） ， （２）式ヨり ・・・・・・（１） ？こで Ｖｅａｌ：電源端子ｌＯに印加される直流電圧Ｖ■９．
：トランジスタ番号ｎのベース，エミッタ間順方向バイ
アス電圧 次にトランジスタＱ３，Ｑ．，Ｑ，，Ｑ，●の構造、形
状が等しく抵抗Ｒ４＃ ｕｌ，Ｒ＠＃ Ｒｌｌの値が全
て等しいとすると、定電流を構成するトランジスタＱｓ
，Ｑｓ，Ｑｗのコレクタ電流は、工。に等しくなる．（
ベース電流を無視する．） 従ってトランジスタＱ ｓ ， Ｑ ＊のベースバイア
ス電位Ｖ●は ＝Ｖｃ ｃ ｌ （Ｉ Ｋ） Ｖｉｎ （Ｉ Ｋ
）− （１ −Ｋ） ・（Ｖｃ ｃ １ −Ｖ！Ｉｍ）
−・・（３）で求められ、第１の信号
処理回路７の電源端子ｌＯに印加される電源電ＪＥＶｃ
ｃｌによって決定される． 〔発明が解決しようとする課題〕 上述した従来の信号処理回路においては、縦続接続され
た第１の信号処理回路と第２の信号処理回路はそれぞれ
別電源により電源電圧が供給されているにもかかわらず
、第１の信号処理回路と第２の信号処理回路の接続点の
直流バイアス電位は第１の信号処理回路の電源電圧のみ
により影響を受け、第２の信号処理回路の電源変動の影
響は受けない．従って、どちらか一方の電源電圧が変動
した場合、第１の信号処理回路と第２の信号処理回路の
接続点において直流バイアス電位がずれる事により、互
いの内部の動作点バイアスがずれ第１の信号処理回路か
ら第２の信号処理回路へ信号が正常に伝達されない等の
動作不具合を生じる場合があるという欠点がある。
４・・・・・・（２） ここでｖｓｍａｔ＊ ＝ ＶＢＩＱ４ ” ｖｍｇとす
ル．！− （１） ， （２）式ヨり ・・・・・・（１） ？こで Ｖｅａｌ：電源端子ｌＯに印加される直流電圧Ｖ■９．
：トランジスタ番号ｎのベース，エミッタ間順方向バイ
アス電圧 次にトランジスタＱ３，Ｑ．，Ｑ，，Ｑ，●の構造、形
状が等しく抵抗Ｒ４＃ ｕｌ，Ｒ＠＃ Ｒｌｌの値が全
て等しいとすると、定電流を構成するトランジスタＱｓ
，Ｑｓ，Ｑｗのコレクタ電流は、工。に等しくなる．（
ベース電流を無視する．） 従ってトランジスタＱ ｓ ， Ｑ ＊のベースバイア
ス電位Ｖ●は ＝Ｖｃ ｃ ｌ （Ｉ Ｋ） Ｖｉｎ （Ｉ Ｋ
）− （１ −Ｋ） ・（Ｖｃ ｃ １ −Ｖ！Ｉｍ）
−・・（３）で求められ、第１の信号
処理回路７の電源端子ｌＯに印加される電源電ＪＥＶｃ
ｃｌによって決定される． 〔発明が解決しようとする課題〕 上述した従来の信号処理回路においては、縦続接続され
た第１の信号処理回路と第２の信号処理回路はそれぞれ
別電源により電源電圧が供給されているにもかかわらず
、第１の信号処理回路と第２の信号処理回路の接続点の
直流バイアス電位は第１の信号処理回路の電源電圧のみ
により影響を受け、第２の信号処理回路の電源変動の影
響は受けない．従って、どちらか一方の電源電圧が変動
した場合、第１の信号処理回路と第２の信号処理回路の
接続点において直流バイアス電位がずれる事により、互
いの内部の動作点バイアスがずれ第１の信号処理回路か
ら第２の信号処理回路へ信号が正常に伝達されない等の
動作不具合を生じる場合があるという欠点がある。
本発明の信号処理回路の構成は、第１の電源で駆動され
る第１の信号処理回路と第２の電源で駆動される第２の
信号処理回路と前記第１と第２の電源の差電圧に比例し
た電流を出力する定電流回路とを備え、前記第１の信号
処理回路の出力端子と前記第２の信号処理回路の入力端
子とが直流接続され前記第１の信号処理回路へ前記定電
流回路から電流が供給され、前記第１の電源が前記第２
の電源に対して高位に設定された事を特徴とする．した
がって、本発明では、異なる電源電圧で駆動される２つ
の信号処理回路の入出力接続点の直流バイアス電位は、
単一の電源電圧のみによってではなく、２つの電源電圧
の相互の関係によって決定される。
る第１の信号処理回路と第２の電源で駆動される第２の
信号処理回路と前記第１と第２の電源の差電圧に比例し
た電流を出力する定電流回路とを備え、前記第１の信号
処理回路の出力端子と前記第２の信号処理回路の入力端
子とが直流接続され前記第１の信号処理回路へ前記定電
流回路から電流が供給され、前記第１の電源が前記第２
の電源に対して高位に設定された事を特徴とする．した
がって、本発明では、異なる電源電圧で駆動される２つ
の信号処理回路の入出力接続点の直流バイアス電位は、
単一の電源電圧のみによってではなく、２つの電源電圧
の相互の関係によって決定される。
第１図は本発明の構成を示すブロック図である。
第１図において第１の信号処理回路７の出力端子３は、
第２の信号処理回路８の八力端子４に直流結合されてお
り、定電流回路９は第１の信号処理回路７に印加される
第１の電源電圧が端子５に入力され第２の信号処理回路
８に印加される第２の電源電圧が端子６に入力され、そ
の２つの電源電圧の差電圧に比例した電流を出力し第工
の信号処理回路７へ供給しており、出力端子３の直流バ
イアス電位は、前記電流によって決定され、第１と第２
の電源電圧の双方の変動に追従するため電源電圧変動に
よる動作不具合を改善する事が出来る。
第２の信号処理回路８の八力端子４に直流結合されてお
り、定電流回路９は第１の信号処理回路７に印加される
第１の電源電圧が端子５に入力され第２の信号処理回路
８に印加される第２の電源電圧が端子６に入力され、そ
の２つの電源電圧の差電圧に比例した電流を出力し第工
の信号処理回路７へ供給しており、出力端子３の直流バ
イアス電位は、前記電流によって決定され、第１と第２
の電源電圧の双方の変動に追従するため電源電圧変動に
よる動作不具合を改善する事が出来る。
次に第２図に本発明の一実施例の具体的回路構成を示し
説明する．第４図、従来回路図と同一機能ブロック，同
一機能素子には同一番号を付し、簡単のために説明を省
略する。
説明する．第４図、従来回路図と同一機能ブロック，同
一機能素子には同一番号を付し、簡単のために説明を省
略する。
第２図において抵抗Ｒ２。，Ｒ，，，トランジスタＱ
＋ｒ ＊ Ｑ １ｇはカレントミラー回路を構成し、抵
抗Ｒ，。とＲ２１の共通接続端は第１の電源電圧端子１
０に接続され、トランジスタＱ＋ｔのベースコレクタ共
通端は抵抗Ｒ２２を介して第２の電源電圧端子１１に接
続され、トランジスタＱｌｌのフレクタは、定電流源基
準回路を構成する抵抗Ｒｌ１とトランジスタのベースコ
レクタ共通接続点に接続されている。ここでトランジス
タＱ＋ｍｓ Ｑｓａ Ｑｓａ Ｑｔのカレントミラ−回
路に流れる電流工。′を求める。
＋ｒ ＊ Ｑ １ｇはカレントミラー回路を構成し、抵
抗Ｒ，。とＲ２１の共通接続端は第１の電源電圧端子１
０に接続され、トランジスタＱ＋ｔのベースコレクタ共
通端は抵抗Ｒ２２を介して第２の電源電圧端子１１に接
続され、トランジスタＱｌｌのフレクタは、定電流源基
準回路を構成する抵抗Ｒｌ１とトランジスタのベースコ
レクタ共通接続点に接続されている。ここでトランジス
タＱ＋ｍｓ Ｑｓａ Ｑｓａ Ｑｔのカレントミラ−回
路に流れる電流工。′を求める。
抵抗Ｒｌｊに流ｈる電流を工．，トランジスタＱ＋ａの
コレクタから供給される電流な工２とするとＲ ｌｓ
＋ Ｒ ｔ ＊ （’．’Ｖ ｃ ｃ ） Ｉ ２ ・Ｒ １＊） −−
（４）・・・・・・（５） ■。・＝Ｉｌ＋Ｌ ・旧・・
（６）（４）， （５）， （６）式よりＶＢ！ＩＱｌ
６ 舛ＶＢＩＩＱＩＴ ＝ Ｖａ！．とすると ・・・・・・（７） 次にトランジスタＱｓ，Ｑ●のベースバイアス電位Ｖｅ
’は、 Ｖ＊’ ＝Ｖｃ ｃ Ｉ Ｌ’ （Ｒ＋＋＋Ｒ２＋Ｒ
ｓ） Ｖａｇｏ４・・・・・・（８） ？こでＶ■Ｑ４＝Ｖ■とすると（７）， （８）式より
ｖ０″＝（１−ＫＸＶｃｃｌ−ＶＢ）＋Ｋｚ’ＶＣＣ２
・・・・・・（９） ここで となる．従って、第１の電源電圧Ｖｃｃｌ、第２の電源
電圧Ｖｃｃ２の双方により決定されるため、従来、第１
の電源電圧のみで決定されていたのに対して（９）式か
ら明らかなように第２の電源電圧の変動に対しても追従
する事が出来る。
コレクタから供給される電流な工２とするとＲ ｌｓ
＋ Ｒ ｔ ＊ （’．’Ｖ ｃ ｃ ） Ｉ ２ ・Ｒ １＊） −−
（４）・・・・・・（５） ■。・＝Ｉｌ＋Ｌ ・旧・・
（６）（４）， （５）， （６）式よりＶＢ！ＩＱｌ
６ 舛ＶＢＩＩＱＩＴ ＝ Ｖａ！．とすると ・・・・・・（７） 次にトランジスタＱｓ，Ｑ●のベースバイアス電位Ｖｅ
’は、 Ｖ＊’ ＝Ｖｃ ｃ Ｉ Ｌ’ （Ｒ＋＋＋Ｒ２＋Ｒ
ｓ） Ｖａｇｏ４・・・・・・（８） ？こでＶ■Ｑ４＝Ｖ■とすると（７）， （８）式より
ｖ０″＝（１−ＫＸＶｃｃｌ−ＶＢ）＋Ｋｚ’ＶＣＣ２
・・・・・・（９） ここで となる．従って、第１の電源電圧Ｖｃｃｌ、第２の電源
電圧Ｖｃｃ２の双方により決定されるため、従来、第１
の電源電圧のみで決定されていたのに対して（９）式か
ら明らかなように第２の電源電圧の変動に対しても追従
する事が出来る。
第３図は本発明の第２の実施例を示す回路図である。第
２図、本発明の第１の実施例におけるのと同一機能ブロ
ック，同一機能素子には同一番号を付し、詳細な説明は
省略する． 第３図において、抵抗Ｒｚｓ＋ Ｒ！４， ｝ランジ
スタＱｌｌ， Ｑ２。はカレントミラー回路を構成し、
抵抗Ｒ２３とＲ２４の共通接続端は第１の電源電圧端子
１０に接続され、トランジスタＱ１。のベースコレクタ
共通端は抵抗Ｒ２Ｓを介して第２の電源電圧端子１１に
接続されると共に抵抗Ｒ２．を介して接地されている。
２図、本発明の第１の実施例におけるのと同一機能ブロ
ック，同一機能素子には同一番号を付し、詳細な説明は
省略する． 第３図において、抵抗Ｒｚｓ＋ Ｒ！４， ｝ランジ
スタＱｌｌ， Ｑ２。はカレントミラー回路を構成し、
抵抗Ｒ２３とＲ２４の共通接続端は第１の電源電圧端子
１０に接続され、トランジスタＱ１。のベースコレクタ
共通端は抵抗Ｒ２Ｓを介して第２の電源電圧端子１１に
接続されると共に抵抗Ｒ２．を介して接地されている。
トランジスタＱ２。のコレクタは、定電流源基準回路を
構成するトランジスタＱｉｓのベースコレクタ共通接続
点に接続されている。トランジスタＱｔｓ， Ｑ３１
Ｑｓ＋ Ｑｔのカレントミラー回路に流れる電流工。
トランジスタＱ．，Ｑ，のベースバイアス電位ｖ０″
は第２図第１の実施例と同様に求められ、次式で表わさ
れる。
構成するトランジスタＱｉｓのベースコレクタ共通接続
点に接続されている。トランジスタＱｔｓ， Ｑ３１
Ｑｓ＋ Ｑｔのカレントミラー回路に流れる電流工。
トランジスタＱ．，Ｑ，のベースバイアス電位ｖ０″
は第２図第１の実施例と同様に求められ、次式で表わさ
れる。
・・・・・・０ω
Ｖｏ’ ＝（１−Ｌ）（Ｖｃ ｃ １−ＶＢｇ）＋Ｋ４
・Ｖｃ ｃ ２・・・・・・Ｑｌ） ここで となり、第２図、第１の実施例と同様、第１の信号処理
回路と第２の信号処理回路の入出力接続点の直流バイア
ス電位は、第１の電源電圧Ｖｃｃｌ、第２の電源電圧Ｖ
ｃ ｃ ２の双方ｔこより決定されるため、双方の電
源電圧変動に追従する事が出来る。
・Ｖｃ ｃ ２・・・・・・Ｑｌ） ここで となり、第２図、第１の実施例と同様、第１の信号処理
回路と第２の信号処理回路の入出力接続点の直流バイア
ス電位は、第１の電源電圧Ｖｃｃｌ、第２の電源電圧Ｖ
ｃ ｃ ２の双方ｔこより決定されるため、双方の電
源電圧変動に追従する事が出来る。
以上説明したように本発明は、異なる電源電圧で駆動さ
れる複数の信号処理回路間の入出力信号の伝達における
直流結合点の直流バイアス電位が、そこに接続される双
方の信号処理回路の駆動電源電圧によって決定されるた
め、双方の電源電圧変動に対して追従して変化する事が
出来、一方の電源電圧の変動等による直流バイアス不具
合による信号伝達が正常に行なわれない等の動作不具合
を。
れる複数の信号処理回路間の入出力信号の伝達における
直流結合点の直流バイアス電位が、そこに接続される双
方の信号処理回路の駆動電源電圧によって決定されるた
め、双方の電源電圧変動に対して追従して変化する事が
出来、一方の電源電圧の変動等による直流バイアス不具
合による信号伝達が正常に行なわれない等の動作不具合
を。
改善できる効果がある。
なお、実施例において２段の信号処理回路の接続につい
て説明紮行なったが、本発明は２段に限定されるもので
はない。
て説明紮行なったが、本発明は２段に限定されるもので
はない。
第１図は本発明の構成を示すブロック図、第２図は本発
明の第１の実施例を示す回路図、第３図は本発明の第２
の実施例を示す回路図、第４図は従来の信号処理回路の
一実施例を示す回路図である。 １・・・・・・第１の電源電圧端子、２・・・・・・第
２の電源電圧端子、３・・・・・・出力端子、４・・・
・・・入力端子、５，６・・・・・・定電流回路端子、
７・・・・・・第１の信号処理回路、８・・・・・・第
２の信号処理回路、９・・・・・・定電流回路、ｌＯ・
・・・・・第１の電源電圧端子、１１・・・・・・第２
の電源電圧端子、１２・・・・・・入力信号源、１３，
ｌ４・・・・・・基準電圧源、１５・・・・・・ＣＭＯ
Ｓディジタル回路、１６・・・・・・端子、Ｑｌ〜Ｑ！
。・・・・・・トランジスタｍ Ｒｌ〜Ｒ，．・・・・
・・抵抗．代理人 弁理士 内 原 晋
明の第１の実施例を示す回路図、第３図は本発明の第２
の実施例を示す回路図、第４図は従来の信号処理回路の
一実施例を示す回路図である。 １・・・・・・第１の電源電圧端子、２・・・・・・第
２の電源電圧端子、３・・・・・・出力端子、４・・・
・・・入力端子、５，６・・・・・・定電流回路端子、
７・・・・・・第１の信号処理回路、８・・・・・・第
２の信号処理回路、９・・・・・・定電流回路、ｌＯ・
・・・・・第１の電源電圧端子、１１・・・・・・第２
の電源電圧端子、１２・・・・・・入力信号源、１３，
ｌ４・・・・・・基準電圧源、１５・・・・・・ＣＭＯ
Ｓディジタル回路、１６・・・・・・端子、Ｑｌ〜Ｑ！
。・・・・・・トランジスタｍ Ｒｌ〜Ｒ，．・・・・
・・抵抗．代理人 弁理士 内 原 晋
Claims (1)
- 第１の電源で駆動される第１の信号処理回路と、第２の
電源で駆動される第２の信号処理回路と、該第１と第２
の電源の差電圧に比例した電流を出力する定電流回路と
を具備し、該第１の信号処理回路の出力端子と該第２の
信号処理回路の入力端子とが直流接続され、該第１の信
号処理回路へ該定電流回路から電流が供給され、該第１
の電源が該第２の電源に対して高位に設定された事を特
徴とする信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055371A JPH02234502A (ja) | 1989-03-07 | 1989-03-07 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055371A JPH02234502A (ja) | 1989-03-07 | 1989-03-07 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234502A true JPH02234502A (ja) | 1990-09-17 |
Family
ID=12996625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055371A Pending JPH02234502A (ja) | 1989-03-07 | 1989-03-07 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02234502A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181983A (ja) * | 1991-05-06 | 1993-07-23 | Thomson Consumer Electron Inc | 共通バイアス回路 |
-
1989
- 1989-03-07 JP JP1055371A patent/JPH02234502A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181983A (ja) * | 1991-05-06 | 1993-07-23 | Thomson Consumer Electron Inc | 共通バイアス回路 |
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