JPH0223400A

JPH0223400A - Ｄｐ演算回路

Info

Publication number: JPH0223400A
Application number: JP63172875A
Authority: JP
Inventors: Takashi Ariyoshi; 有吉　敬
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1990-01-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技賞九更本発明は、ＤＰＩ算回路、より詳細には、音声認識装置
等において使用される動的計画（Ｄｙｎａｍｉｃ　Ｐｒ
ｏｇｒａｍｉｎｇ法）、パターンマツチング等に使用し
て好適な演算回路に関する。

従４象捉凭従来、Ｄ　Ｐ　（Ｄｙｎａｍｉｃ　Ｐｒｏｇｒａｍｉｎ
ｇ）マツチングに於いては、極端な伸縮によるマツチン
グを防ぐため、かつ、演算量を減らすために、マツチン
グパスを制限する手法が一般的に用いられている。

その中で、端点固定型の場合には、傾き２（第３図のイ
の線）、及び、１／２（第３図の口の線）の対象形の整
合窓が広く採用されている。このマツチングパスのＤＰ
マツチングを演算するには、第３図の（Ａ）部の演算を
実行すればよい。しかしながら、未知パターンが入力さ
れる毎にリアルタイムで演算するために、第３図（Ｂ）
部の演算も必要である。ところが、従来の方式は、未知
パターンのフレームＬｘに対する格子点（ｉｘ、ｊ）（
第４図の（ニ）の直線上の格子点）についての演算を行
なっていたので、未知パターンがいつ終わるかわからな
いために、第３図の（Ｃ）部の演算まで余計に行なって
いた。ただし、第４図において、（ハ）。

（二・）、（ホ）、（へ）の直線は、それぞれ次の式で
表わされる。

（ｉ、ｊ）＝　（２に＋ｃ、に＋２ｃ）　　　　　　　
　　　　　　　−（ハ）（ｉ、ｊ）＝　（２に＋ｃ＋ｌ
、に＋２ｃ＋１）　　　　　　　　　＝−（＝）（ＩＩ
ｊ）　＝　（２に＋ｃ÷２．に＋２ｃ＋２）　　　　　
−（ホ）（ｉ＋ｊ）　＝　（ｉｘ＋ｊ）　　　　　　　
　　　・・・（へ）また、始端候補が入力されるとすぐ
に演算を開始しなければ成らず、正確な始端検出を行い
にくいという欠点があった。

且−一五本発明は、上述のごとき実情に鑑みてなされたもので、
特に、ＤＰマツチングの高速化、及び。

未知パターンの端点の検出に余裕を持たせることを目的
としたなされたものである。

青−一双本発明は、上記目的を達成するために、標準パターンと
未知パターンとをマツチングパスの制限のある動的計画
法を用いて行うパターンマツチングに於いて、標準パタ
ーンを記憶する標準パターンメモリと、未知パターンを
一時記憶する未知パターンメモリと、標準パターンと入
力パターンとの累積距離演算の途中結果、及び、結果を
一時記憶する累積距離メモリと、制限されたマツチング
パスの傾きに沿って上記標準パターンと上記未知パター
ンの組と、その組に対応する累積距離演算の途中結果を
順次入力し、累積距離演算を行い、その結果を上記累積
距離メモリに送る累積距離演算部とを具備してなること
を特徴としたものである。以下１本発明の実施例に基づ
いて説明する６以下に説明する本発明の実施例では、マ
ツチングパスに対する整合窓を、パターンの端点を固定
した、傾き２、及び、１／２の対象形の窓としている。

ｊフレームから成る標準パターンＹと、■フレームから
成る未知パターンＸとの累積距離演算を考える。マツチ
ングパスを第２図（ａ）のように制限し、Ｑ＜＝ｉ＜＝
ｌ−１，０＜＝ｊ＜＝１−１に対する格子点（ｉ、ｊ）
でのフレーム間距離をｄ（ｘ、ｊ）とすると、累積距１
ｇ（ｉ、ｊ）は次のように表せる。

すべてのｇ（ｉ、ｊ）を記憶することは、膨大なメモリ
を必要とするので、本発明では、３つの累積距離メモリ
ＢｔｌＦＯ，ＢＵＦｌ、　ＢＵＦ２を順次用いている。

本発明では式（１）を次の手順で演算する。

演算は、入力された未知パターンのフレーム数ｉｘが、
１ｘ＝（ｊ−１）／２の時に開始される。（ｃ：０９ｓ
＝０とする。）１）ｓ＝０の時、（Ｌｊ）”（ｋ＋２ｃ、２に＋ｃ）の
列が演算されて、結果がＢＵＦＯ（ｋ）に記憶される。

（第４図。

（ハ））ｋ＝ｏの時、８０ＦＯ（ｋ）　＝ｄ（２ｃ、ｃ）　＋　１３υＦＯ（
ｋ）ｋ）Ｏの時、２）ｓ＝１の時、（ｉ　、　ｊ）＝　（ｋ＋　２ｃ＋　
１　、２に＋ｃ＋　１　）の列が演算されて、結果がＢ
ＵＦＩ　（ｋ）に記憶される。（第４図、（ニ））ｋ＝１の時、ＢＵＦＩ（ｋ）＝ｄ（２ｃ＋ｌ、ｃ＋１）÷［１ＬＩＦ
１　（ｋ）ｋ＞Ｏの時、ＢＵＦＩ（ｋ）＝ｄ（ｋ＋２ｃ＋１．２に＋ｃ＋１）ｓ
＝２３）ｓ＝２の時、（ｉ、ｊ）＝（ｋ＋２ｃ＋２．２に＋
ｃ＋２）の列が演算されて、結果がＢＵＦ２（ｋ）に記
憶される。（第４図、（ホ））ｋ＝０の時、［ＩＵＦ２（ｋ）＝ｄ（２ｃ÷２．ｃ＋２）＋ＢＵＦ２
（ｋ）ｋ＞０の時、ｓ＝１ＢＵＦ２（ｋ）＝ｄ（ｋ＋２ｃ＋２．２に＋ｃ÷２）ｓ
　＝ＯＱ　＝　ｃ　＋　１上記（１）、（２）、（３）の３つの手続きを未知パタ
ーンが１フレーム入力される毎に２つずつ順番に、未知
パターンのフレーム番号ｉｘが２ｊを越えるか、または
、未知パターンが終了するまで実行する。

第１図は、前記（１）式を演算するための回路構成を説
明するための図で、図中、１はＣＰＵバス、２はポート
コントローラ、３は未知パターンメモリ、４は標準パタ
ーンメモリ、５は累積距離メモリ、６はレジスタ、７は
カウンタコントローラ、８，９．ｔｏはカウンタ、１１
はメモリテーブル、１２はラッチ、１３．１４は比較器
、１５はラッチ、１６は加算器、２０は累積距離演算部
で、図示のように、複数の標準パターンを記憶する標準
パターンメモリ４と、未知パターンを一時記憶する未知
パターンメモリ３と、複数の標準パターンと入力パター
ンとの累積距離演算の途中結果、及び、結果を一時記憶
する累積距離メモリ５は、デュアルポートＲＡＭで構成
され、一方のポートはＣＰＵバス１に、他方は累積距離
演算部２０に接続される。ボートコントローラ２は、こ
れらのデュアルポートＲＡＭのボートのコントローラを
行う、すなわち、ある未知パターンのフレームとある標
準パターンの演算の指示がＣＰＵがら与えられると、デ
ュアルポートＲＡＭのボートを累積距離演算部２０側に
し、累積距離演算部２０からその演算の終了の信号を受
けるとデュアルポートＲＡＭのポートをＣＰＵ側にし、
さらに、ＣＰＵに演算終了の信号を送る。

累積距離演算部２０のレジスタには、マツチングを行な
う標準パターンのフレーム数とその標準パターンメモリ
の先頭アドレス、それに対応する累積距離メモリの先頭
アドレス、現在の演算の過程を示す上記のｃ、ｓがＣＰ
Ｕバスから転送される。カウンタコントローラ７は、こ
れらの値を用いて未知パターンメモリ用、標準パターン
メモリ用、累積パターンメモリ用の３つのカウンタ８〜
１０への各メモリの先頭番地の転送（カウンタの初期化
）、次の演算を行なうための各カウンタのカウントアツ
プ、演算終了の判断、及び、ボートコントローラへの信
号の転送などを行なう、この３つのカウンタの値の番地
から各メモリのデータが累積距離演算部に読み込まれる
。

未知パターンメモリと標準パターンメモリから読み込ま
れた１フレームずつのパターンｘｉ。

ｘｊとのプレーム間距離ｄ　（ｉＩｊ）は、あらゆる組
合せに対するフレーム間距離を記憶したメモリテーブル
を参照することにより得られ、加算器に送られる。

一方、累積距離メモリからは、ＢＵＦＯ，ＢＵＦＩ。

ＢＵＦ２のうちの何れかより演算途中のデータＤ（ｉ−
２゜ｊ−１）が読み込まれてラッチ１２に送られ、さら
に、ＩＩＵＦＯ，ＢＵＦＩ、　ＢＵＦ２のうち何れかよ
り演算途中のデータｇ（ｉ−１＋ｊ−１）読み込まれた
時に比較器１３によって２つの演算途中のデータのうち
小さい方が次の比較器１４に送られる。

ラッチ１５には、前回の結果、すなわち、　ｇ（ｉ−Ｌ
ｊ−２）が保存されており（最初のデータの場合は、Ｏ
）、比較器１３の結果と比較器１４によって比較され、
小さい方が加算器に送られる（最初のデータの場合は、
ラッチ２のデータが無条件に選択される。）。

メモリテーブルの出力ｄ（ｉ＋＋）と、比較器１４のが
加算器１６で加算されて、ｇ（ｉ、ｊ）となり累積距離
メモリＢｔｌＦＯ，ＢＵＦＩ、　ＢＬＩＦ２のうち何れ
か、及び、ラッチ１５に送られる。

未知パターンの入力が進むにつれて、ｋの値が小さくな
り、［１ＵＦＯ，ＢｕＦｌ、　ＢＵＦ２を青き換える回
数が減る。そのために、未知パターンの各フレームまで
の累積距離の結果ｇｂ＋ｊ）は、すべて累積距離メモリ
の中に保存されている。

本実施例では、第２図（ａ）のパスを実行しているが、
他のパスでも同様に実現することが出来る。例えば、第
２図（ｂ）のパスは、で表現されるが−ｄｌ−Ｌｊ）を記憶するメモリと１つ
の加算器を追加すれば実現できる。

また、傾斜制限の異なる場合に於いても、本発明は有効
である。

級−一来以上の説明から明らかなように、本発明によれば、従来
の方式に比べ、同じマツチングパスを通るにも関わらず
、ＤＰ演算の回数を減らすことが出来る６例えば、平均
５０フレームで標準偏差１０フレームの標準パターンに
対して、同様に平均５０フレームで標準偏差１０フレー
ムの未知パターンの入力があったと仮定すると、約２０
％演算回数が減少する。

また、本方式は標準パターンのフレーム数の半分（傾斜
制限を２．１／２として）のフレーム数の未知パターン
の入力があってから演算を開始するので、標準パターン
の最小フレーム数が例えば２０フレームであるとすれば
、ＣＰＵは１０フレームの未知パターンのデータを蓄え
、これを用いて始端検出の処理を行なうことが出来る。

さらに、未知パターンの全てのフレームに対する累積距
離データが結果として残っているので、終端検出につい
ても、複数の終端候補についてそれぞれの認識結果を出
すことが出来る。従って、精度のよい始終端でマツチン
グすることができる等の利点がある。

【図面の簡単な説明】

第１図は１本発明の一実施例を説明するための回路構成
図、第２図（ａ）、（ｂ）は、それぞれ本発明が適用さ
れるパスの例を示す図、第３図及び第４図は、整合窓の
説明をするための図である。１・・・ＣＰＵパス、２・・・ボートコントローラ、３
・・未知パターンメモリ、４・・・標準パターンメモリ
。５・・・累積距離メモリ、６・・・レジスタ、７・・・
カウンタコントローラ、８，９．１０・・・カウンタ、
１１・・・メモリテーブル、１２・・・ラッチ、１３．
１４・・・比較器、１５・・・ラッチ、１６・・・加算
器、２０・・・累積距離演算部。第１区８８７一

Claims

【特許請求の範囲】

１、標準パターンと未知パターンとをマッチングパスの
制限のある動的計画法を用いて行うパターンマッチング
に於いて、標準パターンを記憶する標準パターンメモリ
と、未知パターンを一時記憶する未知パターンメモリと
、標準パターンと入力パターンとの累積距離演算の途中
結果、及び、結果を一時記憶する累積距離メモリと、制
限されたマッチングパスの傾きに沿って上記標準パター
ンと上記未知パターンの組と、その組に対応する累積距
離演算の途中結果を順次入力し、累積距離演算を行い、
その結果を上記累積距離メモリに送る累積距離演算部と
を具備してなることを特徴としたＤＰ演算回路。